[实用新型]一种上电复位电路

说明书

技术领域

本实用新型涉及一种可集成的带延迟和脉冲的上电复位电路。

背景技术

随着集成电路规模的扩大，其内部不可避免的同时含有数字电路和模拟电路，为保证集成电路内部数字逻辑的正确性，需要提供复位信号。上电复位电路(power on reset，简称POR)，即在电源上电过程中，产生一个有效的复位信号来使内部电路锁定或翻转，以便在上电期间更好的定义逻辑状态。

一种最简单最常见的上电复位电路的实现方式如图1所示，利用RC的充放电原理来实现。当电源电压开始升高时，电容两端电压不能突变仍保持低电位，随着电源电压对电容C充电，电容两端电压慢慢升高，当它到达后级反向器的阈值电压时，复位信号立刻翻转为高电平，并一直保持高电平状态。这种上电复位电路结构简单，只能提供由低到高的上升沿，而且在电源电压过低时会引起系统复位的不稳定。

目前集成电路系统结构越来越复杂，集成度越来越高，数字电路里复位信号一般都是低电平有效，因此产生一个带有一定延迟和一定低电平脉冲宽度的上电复位信号显的尤为重要，同时该电路功耗低，稳定性好。

实用新型内容

本实用新型要解决的技术问题是提供一种可集成的相对电源电压有延迟的带有脉冲的上电复位电路。

为解决上述问题，本实用新型提供了一种集成电路芯片上的上电复位电路，

该可集成到芯片内部的上电复位电位，包括三部分电路，所述三部分电路中第一电源电压延迟产生电路与第二电源电压延迟产生电路分别与复位信号脉冲产生电路相接；

所述第一电源电压的延时产生电路包括：第一偏置电压产生电路、第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS晶体管和第一施密特触发器：偏置电压产生电路的一端接电源，一端接地，另一端与第三MOS晶体管的栅端相连；第一MOS晶体管源端连接到电源，栅端与自身的漏端相连，并连接到第二MOS晶体管的源端；第二MOS晶体管源端与上述的漏端相连，栅端接地，漏端与第三MOS晶体管的漏端相连；第三MOS晶体管源端接地，栅端与上述第一偏置电压产生电路的一端相连，漏端与第二MOS晶体管的漏端相连，同时连接到第四MOS晶体管的栅端；第四MOS晶体管源端和漏端都与地相连，栅端与上述第三MOS晶体管的漏端相连；第五MOS晶体管栅端与上述第四MOS晶体管的栅端相连，源端接电源，漏端与第六MOS晶体管的漏端相连；第六MOS晶体管栅端与上述第四MOS晶体管的栅端相连，源端接地，漏端与第五MOS晶体管的漏端相连；第一施密特触发器一端与第五MOS晶体管的漏端相连，另一端与第三部分复位信号脉冲产生电路的异或电路一端相连。

所述第二电源电压的延时产生电路包括：第二偏置电压产生电路、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管、第十一MOS晶体管、第十二MOS晶体管和第二施密特触发器：第二偏置电压产生电路一端接电源，一端接地，另一端与第九MOS晶体管的栅端相连；第七MOS晶体管源端连接到电源，栅端与自身的漏端相连，并连接到第八MOS晶体管的源端；第八MOS晶体管源端与上述第七MOS晶体管的漏端相连，栅端接地，漏端与第九MOS晶体管的漏端相连；第九MOS晶体管源端接地，栅端与上述第二偏置电压产生电路的一端相连，漏端与第八MOS晶体管的漏端相连，同时连接到第十MOS晶体管的栅端；第十MOS晶体管源端和漏端都与地相连，栅端与上述第九MOS晶体管的漏端相连；第十一MOS晶体管栅端与上述第十MOS晶体管的栅端相连，源端接电源，漏端与第十二MOS晶体管的漏端相连；第十二MOS晶体管栅端与上述第十MOS晶体管的栅端相连，源端接地，漏端与第十一MOS晶体管的漏端相连；第二施密特触发器一端与第十一MOS晶体管的漏端相连，另一端与复位信号脉冲产生电路的异或电路一端相连。

所述复位信号脉冲的产生部分包括：第一反向器、异或电路、第二反向器和第三反向器：第一反向器电路输入端与第二电源电压延迟产生电路的施密特电路的输出端相连，输出端与异或电路的一输入端相连；异或电路两输入端分别与第一电源电压延迟产生电路的输出和第一反向器电路的输出端相连，输出端连接到第二反向器的输入端；第二反向器电路输入端连接到异或电路的输出端，输出端连接到第三反向器电路的输入端；第三反向器电路输入端连接到第二反向器电路的输出端，输出端产生了一个带有延迟的上电复位信号，输出端连接到电路外部。

进一步，所述第十MOS晶体管电容量大于第四MOS晶体管电容容量。