[发明专利]多位非挥发存储器及其操作方法

说明书

技术领域

本发明涉及导体器件及集成电路技术领域，特别涉及一种多位非挥发存储器及其操作方法和形成方法。

背景技术

利用氮化硅作为电荷俘获层的电荷俘获型存储器，由于氮化硅是绝缘介质，因此在隧穿氧化层中单一的漏电路径不会导致整个器件存储电荷的丢失，大大提高了闪存器件的可靠性。同时较薄的氮化硅存储层也有利于器件尺寸的进一步缩小。然而，目前Intel的NAND闪存器件制备技术已经到达1X~2Xnm的技术结点。在器件物理尺寸缩小到极限时，为了进一步提高阵列的存储密度，采用一个单元存储两位或者多位数据的方法，这方面已有提出NROM结构和PHINES结构等。多位存储方法虽然能够大大的提高阵列的存储密度，但是器件的可靠性却随之下降，目前器件的疲劳特性已经由原来的10K次的标准下降到1K甚至更低。同时，由于器件尺寸缩小，相邻比特之间存在较大串扰，也给器件的可靠性带来了难题。

以PHINES结构为例，此结构采用带带隧穿热空穴注入（band-to-band hot hole injection）进行编程，采用F-N隧穿进行擦除操作，因此该器件的编程功耗比较低。图1是PHINES器件擦除和编程时器件中电荷流动示意图和沟道能带示意图。如图1所示，301为栅极、302为源极、303为漏极、304为P型衬底。其中，(a)为擦除bit1和bit2时器件中电荷流动示意图和沟道能带分布图；(b)为编程bit1时器件中电荷流动示意图和沟道能带分布图；(c)为编程bit2时器件中电荷流动示意图和沟道能带分布图；(d)为编程bit1和bit2时器件中电荷流动示意图和沟道能带分布图。图1中，P型衬底上的三层分别为二氧化硅层、氮化硅层和二氧化硅层。该结构与一般SONOS器件相似，仍然采用氮化硅层进行电荷俘获。此器件由于采用了短沟道效应，当器件沟道较短时，读取电压可以进一步降低，读取窗口也会有所增加，所以特别适合小尺寸应用。然而这种利用短沟效应的读取方式一方面限制了编程窗口的大小，另一方面也使左右两比特信息在读取时产生严重的串扰，因此该器件的操作可靠性较差。

目前主要的两比特单元（2-bit/cell）结构，存在各种不足之处，如两比特间的串扰大、编程操作窗口小、操作可靠性差等。随着器件特征尺寸的减小和市场对于高密度、大容量存储器件的需求，开发一种功耗低、编程窗口大、器件操作可靠性高的用于多位存储的非挥发存储器件就显得尤为重要。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是提供一种多位非挥发存储器及其操作方法，以解决现有的多位存储器件功耗高、读取电压得到的编程窗口小、两位比特间存在串扰、器件操作可靠性差的缺点。

为达到上述目的，本发明第一方面提供一种多位非挥发存储器，该存储器包括：半导体衬底；形成在所述半导体衬底中的沟槽；形成在所述半导体衬底中、所述沟槽两侧的源区和漏区；形成在所述沟槽的下侧壁和底壁上的第一隧穿介质层，形成在所述第一隧穿介质层上的调控栅；和形成在所述沟槽的上部的栅结构，所述栅结构包括：形成在所述沟槽的上侧壁和所述调控栅上的第二隧穿介质层、形成在所述第二隧穿介质层上的电荷俘获层、形成在所述电荷俘获层上的阻挡介质层、形成在所述阻挡介质层上的栅极。

在本发明的一个实施例中，所述半导体衬底中形成有与所述半导体衬底的掺杂类型相同的阱区，所述沟槽、所述源区和漏区均形成在所述阱区中。

在本发明的一个实施例中，所述调控栅的材料为多晶硅。

在本发明的一个实施例中，所述栅极的材料为多晶硅。

在本发明的一个实施例中，所述沟槽的形状为矩形、梯形、倒Ω形或半球形。

本发明第二方面提供一种根据本发明第一方面的多位非挥发存储器的操作方法，该操作方法包括：编程操作，包括：对所述栅极施加第一负电压，对所述源区或漏区之一施加第一正电压，使所述源区或漏区之另一浮空或接地，使所述调控栅浮空或接地；擦除操作，包括：对所述栅极施加第二正电压，使所述源区和漏区接地，使所述调控栅浮空或接地；和读取操作，包括：对所述栅极施加第三电压，对所述源区或漏区之一施加第三正电压，使所述源区或漏区之另一接地，对所述调控栅施加第四正电压。

在本发明的一个实施例中，在所述编程操作、擦除操作和读取操作中，所述阱区接地。

在本发明的一个实施例中，所述第一负电压的范围为-4V至-15V，所述第一正电压的范围为2V至6V。

在本发明的一个实施例中，所述第二正电压的范围为5V至20V。