[发明专利]非易失性存储器件及其操作方法和制造方法

说明书

相关申请的交叉引用

本申请要求2012年2月20日提交的申请号为10-2012-0016986的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种非易失性存储器件及其操作方法和制造方法，更具体而言，涉及一种包括从衬底垂直层叠的多个存储器单元的非易失性存储器件及其操作方法和制造方法。

背景技术

非易失性存储器件是一种即使电源中断时也保留储存的数据的存储器件。目前广泛地使用各种非易失性存储器件，例如NAND型快闪存储器等。

近来，由于存储器单元以单层形成在硅衬底上的二维非易失性存储器件的集成度的改善达到极限，因此在本领域提出了多个存储器单元从硅衬底垂直层叠的三维非易失性存储器件。

参见在2009年6月16至18日公开的，标题为“具有16个层叠的层的管形BiCS快闪存储器和用于超高密度储存器件的多电平单元操作”，VLSI技术，2009论文集，ISBN978-4-86348-009-4,136页-137页的论文，提出了具有PBiCS结构的快闪存储器。在这种结构中，不同于另一种现有的包括分别设置在层叠的存储器单元之上和之下的位线和源极线的三维非易失性存储器件，位线和源极线都位于层叠的存储器单元之上。因此，由于仅需要一层选择栅，所以在集成度方面具有优势，并且由于可以形成金属源极线，源极线的电阻减小。

然而，因为在管形的BiCS（Pipe-shaped BiCS，PBiCS）结构中，沟道与衬底的本体分开，所以如在现有技术中的通过施加高电压到衬底的本体来注入空穴到存储器单元的浮栅中的F-N隧穿类型的擦除操作变得不可能。替代地，采用将由施加高电压到选择栅时流动的GIDL（gate induced drain leakage，栅致漏极泄漏）电流产生的空穴注入沟道的方式，来擦除数据。然而，这种利用GIDL电流的擦除方案难以控制。擦除操作效率变差。

此外，参见在同一日期公开的，标题为“利用用于超高密度NAND快闪存储器的TCAT（Terabit Cell Array Transistor，万亿比特单元阵列晶体管）技术的垂直单元阵列”，VLSI技术，2009论文集，ISBN978-4-86348-009-4，192页-193页的论文，提出了具有TCAT结构的快闪存储器。在这种结构中，由于沟道与衬底的本体直接接触，所以如现有技术中的数据擦除是可以的。此外，因为通过去除牺牲层和在缝隙结构中填充钨来形成字线，所以在减小字线电阻方面具有优势。

然而，在TCAT结构中，由于通过经由窄的缝隙执行离子注入工艺，来在衬底中形成源极线，所以会明显地增加源极线的电阻。

因此，在本领域中需要一种具有能解决这些问题的新的结构的三维非易失性存储器件。

发明内容

本发明的实施例涉及一种包括垂直层叠的存储器单元的非易失性存储器件及其制造方法，所述非易失性存储器单元可以容易且有效地执行擦除操作、减小源极线的电阻以及增加集成度。

根据本发明的一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及底栅，所述底栅被插入在最下面的存储器单元与衬底之间，所述底栅利用插入在所述底栅与所述沟道之间的第一栅电介质层而与所述沟道接触，以及所述底栅控制第一垂直存储串与第二垂直存储串的连接。

根据本发明的另一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括由P型半导体构成的多个有源区；以及第一垂直存储串和第二垂直存储串，所述第一垂直存储串和第二垂直存储串被设置在每个有源区之上，其中，第一存储串和第二存储串每个都包括从衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着沟道布置；以及其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制第一垂直存储串与第二垂直存储串的连接。