[发明专利]非易失性存储器件及其操作方法和制造方法

权利要求书

1.一种非易失性存储器件，包括：

衬底，所述衬底包括由P型半导体构成的多个有源区；

第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一垂直存储串和第二垂直存储串每个都包括从所述衬底垂直延伸的沟道，多个存储器单元以及选择晶体管，其中，所述多个存储器单元和选择晶体管沿着所述沟道布置；以及

底栅，所述底栅插入在最下面的存储器单元与衬底之间，所述底栅通过插入在所述底栅与所述沟道之间的第一栅电介质层与所述沟道接触，以及所述底栅控制所述第一垂直存储串与所述第二垂直存储串的连接。

2.如权利要求1所述的非易失性存储器件，其中，所述底栅以在所述有源区中形成反型区的方式，来将所述第一垂直存储串与所述第二垂直存储串彼此连接。

3.如权利要求1所述的非易失性存储器件，其中，所述衬底由P型半导体构成，并且所述有源区通过形成在所述衬底中的沟槽而被限定在所述衬底中。

4.如权利要求1所述的非易失性存储器件，还包括：

P型半导体层，所述P型半导体层与所述衬底绝缘，并且被形成在所述衬底之上；

其中，所述有源区通过形成在所述P型半导体层中的沟槽而被限定在所述P型半导体层中。

5.如权利要求1所述的非易失性存储器件，其中，所述底栅具有针对各个存储块而划分的板形状。

6.如权利要求4所述的非易失性存储器件，其中，所述P型半导体层和所述底栅中的至少一个具有针对各个存储块而划分的板形状。

7.如权利要求2所述的非易失性存储器件，还包括：

第二栅电介质层，所述第二栅电介质层插入在所述底栅与所述有源区之间，并且具有形成所述反型区所需的厚度。

8.如权利要求1所述的非易失性存储器件，还包括：

位线，所述位线与所述第一垂直存储串的沟道的上端部连接；以及

源极线，所述源极线与所述第二垂直存储串的沟道的上端部连接。

9.如权利要求1所述的非易失性存储器件，还包括：

N型杂质区，所述N型杂质区被形成在所述有源区中，以被设置在所述第一垂直存储串的沟道与所述第二垂直存储串的沟道之间。

10.如权利要求1所述的非易失性存储器件，

其中，所述衬底包括未设置所述第一垂直存储串和所述第二垂直存储串的外围电路区，以及

其中，所述非易失性存储器件还包括：

外围电路栅极，所述外围电路栅极被设置在所述外围电路区的有源区之上，位于与所述底栅的同一层上，以及由与所述底栅相同的物质形成。

11.一种非易失性存储器件，包括：

衬底，所述衬底包括由P型半导体构成的多个有源区；以及

第一垂直存储串和第二垂直存储串，所述第一垂直存储串和所述第二垂直存储串被设置在每个有源区之上，其中，所述第一存储串和所述第二存储串每个都包括从所述衬底垂直延伸的沟道、多个存储器单元以及选择晶体管，其中，所述多个存储器单元和所述选择晶体管沿着所述沟道布置；以及

其中，在所述多个存储器单元之中的最下面的存储器单元的字线控制所述第一垂直存储串与所述第二垂直存储串的连接。

12.如权利要求11所述的非易失性存储器件，其中，所述最下面的存储器单元的字线以在所述有源区中形成反型区的方式，来将所述第一垂直存储串与所述第二垂直存储串彼此连接。

13.如权利要求12所述的非易失性存储器件，还包括：

栅电介质层，所述栅电介质层被插入在所述最下面的存储器单元的字线与所述有源区之间，并且具有形成所述反型区所需的厚度。