[发明专利]用于硅衬底上的III‑V族氮化物层的梯度氮化铝镓和超晶格缓冲层

说明书

技术领域

本发明涉及集成电路以及用于制造集成电路的方法，具体而言，涉及在晶格匹配结构及其制造方法。

背景技术

在硅衬底上难以沉积氮化镓(GaN)膜，因为两种材料之间具有大的热膨胀系数不匹配。大多数沉积技术涉及沉积具有与衬底和GaN显著不同的组成的缓冲层或应力释放层。这些技术产生在室温下处于拉伸应力下的GaN膜。拉伸应力倾向于在GaN中形成宏观裂纹，其对在GaN上制造的器件产生不利的影响。

发明内容

为了解决上述技术问题，一方面，本发明提供了一种集成电路，包括：硅衬底，具有第一晶格结构；III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：第一缓冲区；第二缓冲区；以及超晶格结构，包括Al_xGa_1-xN/Al_yGa_1-yN重复层对。

在所述的集成电路中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一AlN层和形成的厚度为约50nm至约200nm的第二氮化铝层。

在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度Al_xGa_1-xN层。

在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度Al_xGa_1-xN层，其中，x从第一梯度Al_xGa_1-xN层到后续的梯度Al_xGa_1-xN层不断降低。

在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度Al_xGa_1-xN层，其中，所述多个梯度Al_xGa_1-xN层包括三个层。

在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度Al_xGa_1-xN层，其中，所述多个梯度Al_xGa_1-xN层包括三个层，其中，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.2。

在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度Al_xGa_1-xN层，其中，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.2，其中，所述第一层的厚度为约50nm至约200nm，所述第二层的厚度为约150nm至约250nm，而所述第三层的厚度为约350nm至约600nm。

在所述的集成电路中，所述超晶格结构包括约20对至约100对Al_xGa_1-xN/Al_yGa_1-yN层对。

在所述的集成电路中，所述超晶格结构包括约20对至约100对Al_xGa_1-xN/Al_yGa_1-yN层对，其中，x和y在层对之间保持不变。

在所述的集成电路中，所述超晶格结构包括约20对至约100对Al_xGa_1-xN/Al_yGa_1-yN层对，其中，x和y在层对之间保持不变，其中，所述Al_xGa_1-xN/Al_yGa_1-yN层对中的Al_xGa_1-xN层的x为约0.8至约1.0，而所述Al_xGa_1-xN/Al_yGa_1-yN层对中的Al_yGa_1-yN层的y为约0.1至约0.3。