[发明专利]半导体晶体管器件

说明书

本申请是申请日为2008年2月13日、申请号为200810009910.0、题为“半导体晶体管器件及其制造方法”的专利申请的分案申请。

技术领域

本发明总地涉及半导体晶体管器件和一种制造所述半导体晶体管器件的方法，更具体地讲，涉及一种具有多掺杂的漂移区的横向绝缘栅双极过渡式（LIGBT）绝缘体上硅（SOI）晶体管器件及其制造方法。

背景技术

图1是传统的半导体晶体管器件10的剖视图。参照图1，半导体晶体管器件10包括第一N型杂质区1、第二N型杂质区8、第三N型杂质区6、第一P型杂质区5、第二P型杂质区7、第三P型杂质区9、场氧化物结构2、栅极绝缘体3和栅电极4。

第一N型杂质区1、第二N型杂质区8和第三N型杂质区6中的每个分别掺杂有相应的N型掺杂剂。例如，相应的N型掺杂剂可以是氮（N）、磷（P）、砷（As）、锑（Sb）或铋（Bi）。此外，第一P型杂质区5、第二P型杂质区7和第三P型杂质区9中的每个分别掺杂有相应的P型掺杂剂。例如，相应的P型掺杂剂可以是硼（B）、铝（Al）、镓（Ga）或铟（In）。

场氧化物结构2形成在第一N型杂质区1的表面。栅极绝缘体3形成在第一P型杂质区5和第一N型杂质区1的暴露部分上。栅极绝缘体3形成为从场氧化物结构2延伸到预定的距离。栅极绝缘体3可以由氧化硅组成。栅电极4形成在栅极绝缘体3和场氧化物结构2上。例如，栅电极4由导电材料（比如，掺杂的多晶硅）组成。

第一P型杂质区5形成在第一N型杂质区1的上部。栅极绝缘体3在具有第一P型杂质区5的半导体材料的表面处与第一P型杂质区5叠置。第三N型杂质区6和第二P型杂质区7相互接触，并形成在第一P型杂质区5的表面上。此外，栅极绝缘体3与第三N型杂质区6的一部分叠置。

这里，第三N型杂质区6和第二P型杂质区7被第一P型杂质区5包围。因此，第一N型杂质区1和第三N型杂质区6被第一P型杂质区5水平地分离。

第二N型杂质区8朝着第一N型杂质区1的上部形成，从而沿着与第三N型杂质区6的方向相反的方向从场氧化物结构2延伸。第三P型杂质区9形成在第二N型杂质区8的表面上。具体地讲，第三P型杂质区9被第二N型杂质区8包围。

这里，第一N型杂质区1具有第一掺杂剂浓度，第二N型杂质区8具有第二掺杂剂浓度，其中，第二掺杂剂浓度基本高于第一掺杂剂浓度。对于图1中的半导体晶体管器件10，第三N型杂质区6和第二P型杂质区7形成源极，第三P型杂质区9形成漏极。

图2是传统的半导体晶体管器件10中的栅极绝缘体3和场氧化物结构2下方的N型掺杂剂的浓度的曲线图。参照图2，在场氧化物结构2下方的第一N型杂质区1中的N型掺杂剂的浓度基本为常量。

如图3所示，申请人进行了仿真，该仿真示出了当在半导体晶体管器件10的源极和漏极之间以及在其栅电极4和源极之间施加工作电压时在其中产生了相对大量的空穴的图1的剖视图中的区域“A”。其内产生有大量空穴的区域A设置在场氧化物结构2的下方，申请人意识到，区域A是由场氧化物结构2下方的浓度基本为常量的N型掺杂剂造成的。

当在源极和漏极之间以及在栅电极4和源极之间施加工作电压时，在栅极绝缘体3下方产生的沟道内流动的电流会在场氧化物结构2的下方流动。这里，通过这些电子和原子之间的碰撞产生电子和空穴。由这些碰撞产生的空穴经过第一P型杂质区5移动到第二P型杂质区7，从而从第一P型杂质区5去除了空穴。

第一P型杂质区5具有电阻，当相对大量的空穴移动到第二P型杂质区7时，产生附加电流。这种电流的量与这些空穴的量基本成比例。因相对大量的空穴产生造成的电流增大会劣化半导体晶体管器件10的工作能力（operating capacity）。

具体地讲，半导体晶体管器件10作为P-N-P双极结型晶体管来工作，其中，该P-N-P双极结晶体管对应于第一P型杂质区5、第一N型杂质区1和第二N型杂质区8及第三P型杂质区9。然而，当产生附加电流时，由第三N型杂质区6、第一P型杂质区5和第一N型杂质区1形成的N-P-N晶体管会工作。

N-P-N晶体管的工作会迅速增大与第一P型杂质区5、第一N型杂质区1和第二N型杂质区8及第三P型杂质区9对应的P-N-P晶体管的电流，从而，降低了半导体晶体管器件10的击穿电压。因此，当产生相对大的附加电流时，半导体晶体管器件10的工作能力劣化。

发明内容

因此，具有多个掺杂部分的漂移区形成在绝缘结构下方，以使在半导体晶体管器件中形成的空穴最少化。