[发明专利]一种利用侧墙工艺的SOI MOSFET体接触形成方法

说明书

技术领域

本发明涉及的是一种电子元器件，本发明也涉及一种电子元器件的形成方法。具体的说是一种利用侧墙工艺的SOI MOSFET体接触结构及其形成方法。

背景技术

SOI技术作为一种全介质隔离技术，有着许多体硅技术不可比拟的优越性。但是SOI器件本身也存在着一些寄生效应，其中部分耗尽SOI器件的浮体效应是与体硅器件相比最大的一个问题，这也成为制约SOI技术发展与广泛应用的原因之一。浮体效应会产生kink效应、漏击穿电压降低、反常亚阈值斜率等，严重影响器件的性能。

由于浮体效应对器件性能的影响，如何抑制浮体效应成为SOI器件研究的热点。针对浮体效应的抑制方法可分为两类：一类是采用体接触的方式使体区积累的空穴得到释放，一类是从工艺的角度出发通过注入复合中心，控制少子寿命。

体接触是指使隐埋氧化层上方、硅膜底部处于电学浮空状态的中性区域和外部相接触，导致空穴不可能在该区域积累。传统的体接触方法有T型栅、H型栅和BTS结构。但是传统的T型栅、H型栅器件的体接触电阻随沟道宽度的增加而增大，相应的浮体效应越显著，虽然可以采取增加硅膜厚度的方法解决接触电阻偏大的问题，但是随着硅膜厚度的增加，器件的源漏结深加大，使得体寄生电容增大，从而影响器件的性能。BTS结构是直接在源区形成P+区，这种结构使得源漏不对称，导致源漏无法互换，进而使有效沟道宽度减小。

因此如何在实现体接触结构的同时，减小接触电阻和寄生电容成为研究SOI MOSFET器件体接触问题的热点。

同时由于SOI隐埋氧化层的低热导率，SOI器件存在直流自加热效应。随着器件漏端电压和栅电压的增大，功耗增大，硅体内的温度上升，高于环境温度，器件中迁移率、阈值电压、碰撞离化、浮体电位、泄漏电流、亚阈值斜率等均会受温度的影响，由此引起器件特性的变化。而现有的大多数的体接触结构中，对器件抗自加热效应的研究较少。

现有的许多通过体接触结构实现抑制SOI MOSFET器件浮体效应的方法是通过在源区或漏区下方形成沟槽，将中性体区与栅电极相接实现将中性体区引出。这种方法固然可以抑制SOI MOSFET器件的浮体效应，但有时会破坏SOI MOSFET器件的隔离效果，同时由于要形成接触沟槽，在形成方法上要反复的用到掩膜版与刻蚀技术，这使得器件在制作工艺上复杂化，不利于降低生产成本。

发明内容

本发明的目的在于提供一种能够将中性体区中多余的空穴导出，实现抗浮体效应，同时还具有防止自加热效应的产生的利用侧墙工艺的SOI MOSFET体接触结构。本发明的目的还在于提供一种简化制造流程，降低制作成本，提高器件可靠性的利用侧墙工艺的SOI MOSFET体接触结构的形成方法。

本发明的目的是这样实现的：

本发明利用侧墙工艺的SOI MOSFET体接触结构为：包括一个经过刻蚀形成具有两个不同高度水平面的台阶结构的底层半导体衬底1；两个在底层半导体衬底1上的左面隐埋氧化层6A和右面隐埋氧化层6B；一个位于左面隐埋氧化层6A和右面隐埋氧化层6B和底层半导体衬底1上的顶部硅膜7；一个在顶部硅膜7上生长形成的栅氧化层8；一个位于栅氧化层8上的多晶硅栅极9；其特征是：体接触11引出端位于两个处在不同高度的底层半导体衬底1水平面之间。

所述的导体衬底1材料为硅、锗、Ⅲ~Ⅴ族化合物半导体材料、Ⅱ~Ⅵ族化合物半导体材料或其他化合物半导体材料，也能采用单晶材料。

所述的掩蔽膜2采用硬掩蔽材料或软掩蔽材料，但掩蔽膜2所用材料不能与底层半导体衬底1材料相同。

所述的单晶材料可通过掺杂使其成为n型衬底或p型衬底。

本发明利用侧墙工艺的SOI MOSFET体接触结构形成方法，其特征在于包括以下步骤：

步骤1、在半导体衬底1上淀积掩蔽膜2，并将光刻胶涂在掩蔽膜2上，该半导体衬底1作为器件的底层衬底。

步骤2、对该底层半导体衬底1进行第一次刻蚀，去除多余的掩蔽膜2，露出部分底层半导体衬底1。

步骤3、对该底层半导体衬底1继续刻蚀，使其形成具有不同高度的两个水平表面，并去除余下的掩蔽膜2。

步骤4、在底层半导体衬底1上淀积氮化硅隔离层4，并对氮化硅隔离层4进行第二次刻蚀，形成氮化硅侧墙5。

步骤5、在底层半导体衬底上生长左面隐埋氧化层6A和右面隐埋氧化层6B，第三次刻蚀去除氮化硅侧墙5，露出底层半导体衬底1。

步骤6、外延生长顶部硅膜7，在顶部硅膜7与底层半导体衬底1直接相连处形成体接触11引出通道。