[发明专利]半导体集成电路器件

说明书

技术领域

本发明涉及半导体集成电路器件，特别涉及在核心区域的周围配置有包含I/O缓存器的I/O单元的半导体集成电路器件。

背景技术

近年来，随着半导体集成电路器件的高性能化和高功能化，对于半导体集成电路器件的输入输出(I/O)的数量不断增加。因此，在半导体集成电路器件的核心区域的周围配置有许多I/O单元和焊盘。因此，为了缩小半导体集成电路器件的面积，缩小包含有I/O单元和焊盘的焊盘区域的面积很重要。

例如，专利文献1中记载了下述半导体集成电路器件：为了缩小I/O区域的浪费空间并提供占有面积较小的半导体集成电路器件，在核心区域的一边的长度方向(横方向)上配置了包含在I/O区域中的I/O电路部与ESD(Electrostatic Discharge)保护元件部。

并且，专利文献2中记载了下述技术：不增大布局面积，提高I/O电路部的EMS耐受性。

专利文献1：日本特开2007-096216号公报(图2)

专利文献2：日本特开2004-165246号公报

发明内容

以下分析是由本发明者进行的。

图11示意性地示出了相关技术中的半导体集成电路器件的芯片的整体结构。参照图11，半导体集成电路器件具有配置有CPU、RAM、模拟区域等的核心区域160、配置有I/O单元和焊盘(Bonding pad)150的焊盘区域170。

图14示出了采用了I/O单元140时的焊盘区域170的结构。参照图14，在焊盘区域170中配置有多个I/O单元140与多个焊盘150。焊盘150被设置为覆盖I/O单元140的一部分。I/O单元140具有：配置有电平移位器电路的电平移位器区域110、配置有I/O逻辑电路的I/O逻辑区域120、以及配置有I/O缓存器电路的I/O缓存器区域130。I/O缓存器区域130具有：配置有电阻元件的寄存器区域131、135、配置有N缓存器(NMOS晶体管)的N缓存器区域132、配置有二极管元件的二极管元件区域133、134、配置有P缓存器(PMOS晶体管)的P缓存器区域136。由于焊盘用于与焊线等的连接，因此高度和宽度存在限制，无法缩小到适合I/O单元的大小。因此，在与芯片尺寸相比而需要许多I/O单元和焊盘时，如图14所示，采用下述方法：将焊盘交错配置，并高效布局来减少面积。

另一方面，在与芯片尺寸相比I/O单元和焊盘的数量较少的情况下，能够不将焊盘交错配置而将其排列成1列。图12是表示具备排列成一列的焊盘的半导体集成电路器件的结构的布局图。在将图12所示的I/O单元140适用于能够将焊盘150排列成一列的产品的情况下，由于I/O单元140的高度高于焊盘150的高度，因此如图11和图12所示，很难削减焊盘区域170的面积。

并且，还存在以下问题：在为了将焊盘排列成1列的直线焊盘用(in line pad)而新作成I/O单元时，由于重新设计ESD保护区域和缓存器尺寸，因此需要额外的工时和费用，还很难设为与交错焊盘用的I/O单元140等同的AC/DC特性。

在I/O单元140中单纯地缩小了I/O缓存器区域130的高度方向时，会产生以下问题。图13是表示在图12所示的I/O单元140中，缩小了I/O缓存器区域130的高度方向时的、对于I/O单元140的电源布线的结构的布局图。

在图13中，核心电源布线141和核心接地布线142分别对电平移位器区域110提供核心电源电位VDD和核心接地电位VSS。并且，I/O电源布线143和I/O接地布线144分别对I/O逻辑区域120提供I/O电源电位VCCQ和I/Q接地电位VSSQ。并且，I/O电源布线145和I/O接地布线146分别对I/O缓存器区域130提供I/O电源电位VCCQ和I/O接地电位VSSQ。

如图13所示，当在高度方向(图13的纵方向)上缩小I/O缓存器区域130时，I/O电源布线143、145和I/O接地布线144、146的布线宽度也变得狭窄，并且布线高电阻化。即，在图12所示的I/O单元140中单一地缩小了I/O缓存器区域130的高度方向时，被设置在上空的电源布线也被缩小，并且ESD特性和电源提供特性有可能劣化。