[发明专利]立体堆叠式封装结构及其制作方法

说明书

技术领域

本发明涉及一种封装结构及其制作方法，特别涉及一种立体堆叠式封装结构及其制作方法。

背景技术

由于集成电路(Integrated Circuit，IC)的制程技术发展迅速，使得芯片内部电路的集成度(integration)愈来愈高，且导线面积愈来愈小。随着芯片的焊垫与金属导线的面积缩小，芯片封装技术也需要不断改良以适用于更加微小化的芯片。例如球栅阵列式(BGA)、倒装芯片式(Flip Chip)、芯片尺寸封装(Chip Size Package，CSP)、以及晶圆级芯片尺寸封装(Wafer Level Chip Scale Package，WLCSP)等半导体封装技术，已经成为主流。系统级封装(System In a Package，SIP)则是提供可以整合多种功能芯片的封装技术，例如用来整合逻辑电路的记忆元件。

堆叠式封装技术(或称为3维封装技术)是将芯片堆叠起来，或是具有多个芯片、电子元件的多个基板进行堆叠，然后再电性连接各层的芯片或基板。这样的封装方式可将芯片密度大幅提升，目前已经成为封装的重要技术。

发明内容

本发明的目的是提出一种立体堆叠式封装结构及其制作方法。

为实现上述目的，本发明其中一实施例，在于提供一种立体堆叠式封装结构，其包括：第一单元、模封单元、导电单元及第二单元。第一单元包括第一基板及至少一第一电子元件，且第一基板具有至少一通道及至少一第一导电焊垫。模封单元具有顶部、框体、及至少一连接体连接于顶部与框体之间。导电单元包括至少一导电体贯穿框体且电性连接于第一导电焊垫。因此，本发明实施例所提供的立体堆叠式封装结构可通过“模封单元”及“导电单元”的设计，以使得第一单元可通过模封单元的框体以堆叠在第二单元上，并且第一单元可通过导电单元的导电体以电性连接于第二单元。

在本发明一实施例中，所述顶部、所述框体及所述连接体三者结合成单一构件。

在本发明一实施例中，所述第二单元包括一第二基板及设置并电性连接于所述第二基板的至少一第二电子元件，所述第二基板具有至少一第二导电焊垫，所述至少一第二导电焊垫设置于所述第二基板的上表面且邻近所述第二基板的周边，所述第二导电焊垫电性连接于所述导电体。

在本发明一实施例中，所述第一单元还包括至少一第三电子元件，所述至少一第三电子元件设置并电性连接于所述第一基板的下表面。

在本发明一实施例中，所述导电体通过焊锡以电性接触所述第二导电焊垫。

本发明另外一实施例，在于提供一种立体堆叠式封装结构的制作方法，其包括下列步骤：首先，将至少一第一单元放置在一模具结构内，第一单元包括一第一基板及至少一第一电子元件，且第一基板具有至少一第一导电焊垫及至少一通道；接着，将模封材料填充于模具结构内，以形成一模封单元，其中模封单元具有顶部、框体、及至少一连接体连接于顶部与框体之间；然后，移除模具结构；接下来，形成至少一开口贯穿框体；然后，将导电体填充于开口内；最后，通过框体以将第一单元堆叠在一第二单元上，其中第一单元通过导电体以电性连接于第二单元。因此，本发明实施例所提供的立体堆叠式封装结构可通过“形成模封单元”及“形成至少一导电体”的设计，以使得第一单元可通过模封单元的框体以堆叠在第二单元上，并且第一单元可通过导电体以电性连接于第二单元。再者，由于本发明可以在封装第一电子元件的封装步骤中，顺便将用于连接第一单元与第二单元的框体制作出来，所以本发明可以不用另外制作框体而有效降低整体的制作成本。

在本发明一实施例中，所述第二单元包括一第二基板及设置于所述第二基板上的至少一第二电子元件，且所述第二电子元件被所述框体所围绕。

在本发明一实施例中，将所述第一单元堆叠在一第二单元上的步骤中，还包括：所述导电体通过焊锡以电性连接于所述第二单元的至少一第二导电焊垫。

在本发明一实施例中，将所述模封材料填充于所述模具结构内的步骤中，还包括：所述模封材料从所述模具结构的一输入孔流入，且所述模封材料在填充过程中所产生的气泡从所述模具结构的多个排气通道排出。

在本发明一实施例中，在形成多个所述开口的步骤中，多个所述开口是经由激光钻孔的方式来形成。

本发明的立体堆叠式封装结构及其制作方法可以有效降低制作成本。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1为本发明电路基板模块的俯视示意图。