[发明专利]堆叠半导体器件

说明书

技术领域

本发明通常涉及半导体器件，更具体地说涉及堆叠多个半导体器件。

背景技术

管芯堆叠的传统硅通孔(TSV)栓塞在单晶圆级上形成。管芯然后在每个晶圆或管芯面处通过互连被互连到堆叠中。作为每个从管芯到管芯过渡中的凹凸间隙高度(bump standoff height)的结果。高度被添加到堆叠中。从电力学上讲，每个接口提供反射和添加阻抗，它们共同降低了高频信号完整性。此外，驱散半导体器件热量以实现较小器件尺寸和较高频率操作是可取的。特别是，堆叠的管芯在小体积内产生热量，该小体积需要附加的热路径来散热。

附图说明

通过参考附图，本发明可以被更好的理解，并且其多个目的、特征、以及优点对本领域技术人员来说会非常明显。

图1是根据本发明的实施例的在制造阶段之后的半导体器件的偏侧截面图。

图2是在另一个制造阶段之后的图1的半导体器件的偏侧截面图。

图3是在另一个制造阶段之后的图2的半导体器件的偏侧截面图。

图4是在另一个制造阶段之后的图3的半导体器件的偏侧截面图。

图5是在另一个制造阶段之后的图4的半导体器件的偏侧截面图。

图6是图5的半导体器件的部分顶视图。

图7是根据本发明的实施例的堆叠半导体器件的偏侧截面图。

图8是根据本发明的实施例的带有连续-填充通孔、测试探针、以及散热器结构的堆叠半导体器件的偏侧截面图。

图9是用于形成图1-图8的半导体器件的实施例方法的流程图。

除非另有说明，不同附图中使用的相同参考符号表示相同的元件。附图中所显示的特征不一定按比例绘制。

具体实施方式

以下内容陈述了用于实施本发明模式的详细描述。所述描述旨在说明本发明并且不应该被限定。

穿过管芯堆叠的连续通孔栓塞的实施例被公开，降低了堆叠高度并且还改善了高速信号性能。通过驱散来自带有自对准散热器的斜面边缘的导电面的热量，热性能得到了改善。所述管芯的所述斜面边缘还容纳能够被用于对所述堆叠半导体管芯进行功能性测试的自对准测试探针。

图1是制造阶段之后的半导体晶圆100实施例的偏侧截面图，所述晶圆包括半导体衬底102，在所述衬底102上形成了有源表面和互连区103，所述衬底包括例如N-类型金属氧化物半导体(NMOS)和/或P-类型金属氧化物半导体(PMOS)器件的组件，例如被互连以执行或多个功能的晶体管104、电容、电阻、二极管、光电二极管、熔丝105等等。所述功能可能包括存储器结构、加工结构、传感器、放大器、配电、输入/输出电路等等。一名本领域所属的普通技术人员将认识到上述例子仅仅是为了说明以进一步解释本发明的应用，并且不是为了以任何方式限定本发明。其它电路可以被用于给定应用。

可以形成一层或多层互连106以将有源电路组件电耦合于其它内部和/或外部组件。电器件也可能在一个或多个电介质层内形成。电介质或其它绝缘材料可以在一个或多个层内形成，如同有源表面和互连区103被形成以将组件彼此电隔离开。包括捕捉垫108的导电互连的最后一层被钝化层110覆盖。钝化层110可以由有机的和/或无机的材料层做成，举几个来说，例如氮化硅、聚酰亚胺、苯并环丁烯。

可以通过例如使用光刻技术在层间电介质(ILD)材料上沉积和图案化光致抗蚀剂材料，以暴露即将成为捕捉垫108和/或其它互连的部分ILD层，来形成捕捉垫108和其它互连。蚀刻工艺，例如各向异性干蚀刻工艺，可以被用于在ILD层内创建开口。所述开口可能镶具有扩散阻挡层和/或附着层(未显示)，并且用导电材料填充。所述扩散阻挡层可以包括下述一个或多个层：TaN、Ta、TiN、Ti、CoW等等，并且所述导电材料可以包括铜、钨、铝、银及其组合等等。

衬底102可能包括，例如，块状硅、掺杂或未掺杂的、或绝缘体上半导体(SOI)衬底的有源层。总的来说，SOI衬底包括形成在绝缘层上的半导体材料层，例如硅。所述绝缘层可以，例如，是氧化埋(BOX)层或氧化硅层。所述绝缘层位于衬底上，通常是硅衬底或玻璃衬底。其它衬底例如多层或梯度衬底也可以被使用。

管芯111的网格可以在晶圆110上形成，其中管芯111通过刻线112彼此被分开。一旦处理完毕后，通过沿着刻线112分隔管芯111而形成单独的、独立的半导体器件。