[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别涉及由ESD保护特性良好的ESD保护元件构成的半导体装置。

背景技术

以往，提出了作为ESD对策而组装了半导体装置的保护电路的各种半导体装置。例如，典型地，如图6所示，在输入输出端子50和电源线51之间连接PN结二极管52，在输入输出端子50和接地线53之间连接PN结二极管54，在电源线51和接地线53之间连接PN结二极管55，从而进行内部电路56的保护。另外，ESD是静电释放的简称，表示静电的放电。

但是，随着高速化的要求等而进行构成元件的细微化，半导体装置的耐静电破坏性变差，必须采用更适当的ESD保护元件。在以下的专利文献1中公开了以下的内容及其问题点以及解决方法：在内置了作为高耐压元件的MOS型晶体管和作为低耐压元件的NPN双极晶体管的BiCMOS型集成电路中，以低耐压NPN晶体管作为ESD保护元件。

此外，在专利文献2中公开了如下的内容：将在电源线和接地线之间代替PN结二极管而以基极/发射极之间采用电阻而连接的NPN双极晶体管作为ESD保护元件来使用。在专利文献3中公开了如下的内容：将以MOS型晶体管作为ESD保护元件的情况下，降低其骤回电压，改善ESD保护特性

另外，对于骤回电压将在后面叙述，是在较大的静电浪涌施加到输入输出端子等时，开始使该静电流至接地线的触发电压。若保护元件的骤回电压低于被保护元件的骤回电压，则通过保护元件使静电流至接地线，因此被保护元件免受静电影响。

现有技术文献

【专利文献1】（日本）特开2006-128293号公报

【专利文献2】（日本）特开平05-90481号公报

【专利文献3】（日本）特开平06-177328号公报

如图7所示，在专利文献2中，公开了在与图6一样构成的结构中，在成为电源线51的最高电位端子和成为接地线53的最低电位端子之间施加静电时的新的ESD保护元件59。以往，以N型外延层作为阴极、以P型半导体衬底作为阳极的以虚线表示的寄生PN结二极管55a成为在两端之间施加的静电的放电路径，保护了内部电路56。图6的PN结二极管55被寄生PN结二极管55a代替。

但是，由于细微化的进展等引起的静电的放电路径的阻抗的增加等，该寄生PN结二极管55a无法有效动作，经由内部电路56的其中一个结而产生静电的放电路径，产生内部电路56的结部被破坏的情况。因此，公开了以下的内容：利用与该寄生PN结二极管55a并列地连接了基极/发射极之间被电阻58分流的NPN双极晶体管57的新的ESD保护元件59应对静电。

在静电引起的正电压从电源线51施加到与该电源线51连接的NPN双极晶体管57的集电极，从接地线53对与该接地线53连接的发射极施加负的电压的情况下，在该NPN双极晶体管57的基极/发射极之间连接了电阻58的状态下的集电极/发射极之间达到了击穿电压BV_CER以上的电压的时刻，该NPN双极晶体管57被击穿。

相反，在施加了以电源线51为负，以接地线53为正的静电的情况下，经由所述电阻58，基极/集电极之间的结是正方向，因此被钳制。

从而，在电源线51与接地线53之间，与以往的寄生地存在的ESD保护PN结二极管55a并列地，通过由具有更低的击穿电压的NPN双极晶体管57和所述电阻58构成的新的ESD保护元件59，不受静电影响。静电的放电路径一部分在半导体衬底内，一部分成为半导体衬底的表面。

但是，在用于追求更低电压动作的移动设备等的半导体装置中，当施加了静电时，需要以更低电压击穿的、而且静电放电路径根据放热的关系而尽量形成于半导体衬底的内部的新的ESD保护元件。

发明内容