[发明专利]半导体装置及其制造方法

说明书

本申请基于且主张2012年3月23日申请的在先日本专利申请第2012-068432号的优先权，此申请案的全部内容以引用的方式并入本文。

技术领域

下述的实施方式大致涉及半导体装置及其制造方法。

背景技术

在沟槽型的MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor：金属氧化物半导体场效应晶体管）中，作为用于抑制通态电阻并且提高耐压的结构，考虑将场板电极（以下称为“FP电极”）埋入到沟槽内的场板结构（以下称为“FP结构”）以及使n型柱和p型柱交替排列来维持高的杂质浓度并且形成厚的耗尽层的超结结构（以下称为“SJ结构”）。

为了埋入FP电极，需要深的沟槽。通常，由于沟槽的侧面容易变成锥状，所以在想要加深沟槽时，需要扩大开口宽度。另外，在为了提高耐压而加深沟槽或加厚场板绝缘膜（以下称为“FP绝缘膜”）时，沟槽的开口宽度进一步变宽，微细化变得困难。

另一方面，当为了控制成本而用离子注入法形成SJ结构时，需要在半导体衬底（基板）内交替形成p型柱和n型柱。在为了加厚耗尽层而要深地形成各柱时，产生提高离子的加速能量的需要，但高能量的离子在半导体衬底内散射。由此，柱的宽度会扩大，微细化变得困难。

发明内容

本发明的实施方式提供一种能够微细化的半导体装置及其制造方法。

实施方式涉及的半导体装置，具有：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在上述第一半导体层上；第一导电型的第三半导体层，选择性地设置在上述第二半导体层的表面；绝缘膜，以覆盖沟槽的内壁的方式设置，上述沟槽自上述第三半导体层的上表面到达上述第一半导体层；场板电极，设置在上述沟槽的下部；栅电极，隔着绝缘膜设置在上述场板电极上；以及第二导电型的第四半导体层，至少设置在上述沟槽的正下方区域，并且与上述绝缘膜相接。

另外，实施方式涉及的半导体装置的制造方法，具有：在第一导电型的半导体衬底的上表面形成多条在一个方向上延伸的沟槽的工序；通过从上方向上述半导体衬底注入杂质，在上述半导体衬底中的至少上述沟槽的正下方区域，以在上述沟槽的内表面露出的方式形成第二导电型的第四半导体层，并且在上述半导体衬底的上层部分形成第二导电型的第二半导体层的工序；在上述沟槽的内表面形成场板绝缘膜的工序；在上述沟槽的下部埋入导电材料，来形成场板电极的工序；在上述场板电极的上表面以及上述沟槽的内表面形成栅绝缘膜的工序；在上述沟槽内的上述场板电极上埋入导电材料，以下端在上述第二半导体层的下表面的下方的方式形成栅电极的工序；通过从上方向上述第二半导体层选择性地注入杂质，在作为上述第二半导体层的上层部分的、与上述栅绝缘膜相接并且下表面在上述栅电极的上端的下方的部分，形成第一导电型的第三半导体层的工序；以与上述半导体衬底的上表面相接的方式形成第一导电膜的工序；以及以与上述半导体衬底的下表面相接的方式形成第二导电膜的工序。

通过本发明的实施方式，可以提供一种能够微细化的半导体装置及其制造方法。

附图说明

图1是例示第一实施方式涉及的半导体装置的剖视图。

图2A是例示FP结构的半导体装置中的耗尽层的图，图2B是例示SJ结构的半导体装置中的耗尽层的图，图2C是例示第一实施方式涉及的半导体装置中的耗尽层的图。

图3A是例示以往结构的半导体装置的剖视图，图3B是例示以往结构的半导体装置的电场强度的图，图3C是例示第一实施方式涉及的半导体装置的剖视图，图3D是例示第一实施方式涉及的半导体装置的电场强度的图。

图4A～图4D是例示第二实施方式涉及的半导体装置的制造方法的工序剖视图。

图5A～图5D是例示第二实施方式涉及的半导体装置的制造方法的工序剖视图。

图6A～图6C是例示第二实施方式涉及的半导体装置的制造方法的工序剖视图。

具体实施方式

（第一实施方式）

下面，参照附图说明本发明的实施方式。

首先，说明第一实施方式。

图1是例示第一实施方式涉及的半导体装置的剖视图。