[发明专利]硬掩模间隙壁结构及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种自对准接触洞图案化方法(self-aligned contact hole patterning)，以及一种用于自对准接触洞图案化方法的硬掩模间隙壁结构(hard mask spacer structure)。

背景技术

随着动态随机存取内存(DRAM)阵列的图案密度的增加及DRAM元件尺寸的持续微缩化，内存阵列中用来连接元件之间或不同层之间的接触洞或接触插塞也必须越做越小。

为了能够在光刻工艺中尽量的缩小接触洞的尺寸，并且能够提高对准精确度，目前已有自对准接触洞图案化方法被提出来。上述自对准接触洞图案化方法的优点是可以提高对准的余裕度，并能降低接触洞的阻值。

然而，利用上述自对准接触洞图案化方法进行高密度接触洞图案化的缺点在于可能产生不同的接触洞轮廓，因此导致临界尺寸(critical dimension)控制问题。

发明内容

为解决先前技艺的不足与缺点，本发明实施例提供一种硬掩模间隙壁结构，包含有一第一间隙壁，设于一元件层上，且该第一间隙壁定义出多个孔洞图案，以及介于该多个孔洞图案之间的至少一星芒状孔洞图案；以及一第二间隙壁，设于该第一间隙壁上，并嵌入该星芒状孔洞图案中，借以使该星芒状孔洞图案轮廓圆滑化。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附图式，作详细说明如下。然而如下的较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图7为依据本发明实施例所绘示的剖面示意图，例示以本发明自对准方法进行高密度DRAM阵列中接触洞的图案化步骤。

图8至图12分别为图3至图7的上视图。

图13至图15为依据本发明另一实施例所绘示的剖面示意图，例示以本发明自对准方法进行高密度DRAM阵列中接触洞的图案化步骤。

图16至图18分别为图13至图15的上视图。

其中，附图标记说明如下：

100基材

110膜堆栈结构

112碳层

114介电抗反射层

116硬掩模层

116’硬掩模柱体

118光刻胶柱体

120环形间隙壁(第一间隙壁)

125孔洞图案

125a孔洞图案

130孔洞图案

140第二间隙壁

220间隙壁图案

230孔洞图案

235孔洞图案

具体实施方式

在下文中，将参照附图说明本发明实施细节，该些附图中的内容构成说明书一部份，并以可实行该实施例的特例描述方式绘示。下文实施例已揭露足够的细节俾使该领域的一般技艺人士得以具以实施。当然，本发明中亦可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，其中所包含的实施例将由随附的申请专利范围来加以界定。

请参阅图1至图7，其为依据本发明实施例所绘示的剖面示意图，例示以本发明自对准方法进行高密度DRAM阵列中接触洞的图案化步骤。首先，如图1所示，于基材100上形成一膜堆栈结构110，例如包括一碳层112、一介电抗反射层(DARC layer)114以及一硬掩模层116。上述基材100可以是元件层或者一半导体基材，例如，硅基材等等。根据本发明实施例，上述碳层112可以是一非晶碳层(amorphous carbon layer)或者任何的先进图案层(advanced patterning film)。上述介电抗反射层114可以是氮氧化硅或任何适当的材质。上述硬掩模层116可以包含多晶硅或氮化硅，但不限于此。如图2所示，接著，于硬掩模层116上形成多个光刻胶柱体118，且上述多个光刻胶柱体118的间距(pitch)可以是，例如，120nm。

如图3所示，接着进行一干蚀刻工艺，将未被多个光刻胶柱体118覆盖住的硬掩模层116蚀除，借以形成多个硬掩模柱体116’。接着，将剩下的光刻胶柱体118去除。第8图例示上述多个硬掩模柱体116’及显露出来的介电抗反射层114的上视图。为求简化，图中仅显示出四个相邻的硬掩模柱体116’。此外，熟习该项技艺者应能理解，在本发明其它实施例中，图1及图2中的步骤是可以被省略的，并且以硬掩模柱体116’代替光刻胶柱体118。