[发明专利]高压半导体元件的场元件

说明书

技术领域

本发明是有关于一种可有效改良高压半导体元件的寄生场元件的阈值电压(Threshold voltage)的场元件。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。对于高压或超高压操作的半导体元件(如金属氧化物半导体MOS)来说，当硅工艺中金属线到其连接的元件之间，在金属线跨越的某些区域会诱发寄生场元件开启的问题。也就是说，对MOS晶体管在高压操作下，受到被开启的寄生场元件的阈值电压(Vth)的影响和限制，MOS晶体管的最大操作电压可能会低于其击穿电压。

目前已提出的避免场元件开启的方法：例如在场元件的高压N型阱中形成垫片(pad)使漏极端和场元件之间没有压差，就没有电流通过，但垫片面积大占空间，且易有引起高压N型阱绝缘隔离失败的风险。另外，也有利用增加场元件高压N型阱上方氧化物厚度的方式，使高压N型阱在高压操作下越难产生反转(channel reverse)，而增加场元件开启的难度，但此方法增加半导体元件热工艺的时间(形成氧化物)，不但需要额外的热预算(extra thermal budge)，其热累积也可能对其他元件造成不良影响。

因此，如何在不增加任何成本，如额外热预算和需要额外掩模的时间成本和金钱成本，而能改善场元件的阈值电压，进而维持应用的高压半导体元件的最大操作电压，实为业界努力目标之一。

发明内容

本发明是有关于一种高压半导体元件的场元件，不但不会增加制造成本和元件区域面积，亦可有效地改良高压半导体元件的寄生场元件的阈值电压，避免半导体元件高压操作时场元件开启。

根据本发明的一方面，是提出一种场元件(field device)，包括一第一导电型的一衬底；一第一阱为一第二导电型，是形成于衬底内并由衬底的表面向下扩展；一第二阱，为第一导电型和形成于衬底内并由衬底的表面向下扩展，第二阱邻接第一阱的一侧，而衬底则位于第一阱的另一侧；一第一掺杂区为第一导电型，是形成于第二阱处并与第一阱相隔一距离，其中第一掺杂区的掺杂浓度大于第二阱的掺杂浓度；一导线，是电性连接第一掺杂区并跨越(across)第一阱的上方；和一导电体(conductive body)，是位于导线和第一阱之间，且导电体于导线下方对应地跨越(across)第一阱，导电体和导线被电性隔离。

根据本发明的再一方面，是提出一种高压半导体元件的操作方法，包括提供具有上述场元件的一高压半导体元件；当高压半导体元件操作时，是施加一高压于导线，且施加一固定偏压至该导电体，或是不施加任何外部电压于该导电体。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A为依照本发明第一实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。

图1B为本发明第一实施例对应图1A的场元件及其高压金属氧化物半导体元件的剖面示意图。

图2A为依照本发明第二实施例的一具有场元件的高压金属氧化物半导体(HVMOS)元件的局部俯视图。

图2B为本发明第二实施例对应图2A的场元件及其高压金属氧化物半导体元件的剖面示意图。

图3为本发明第三实施例的场元件的剖面示意图。

图4为本发明相关实施例其中五种场元件态样的剖面示意图。

【主要元件符号说明】

1：HVMOS元件

111：P型衬底

112：N型埋层

113：P型阱

114、131：高压N型阱

115：高压P型阱

116：N型体(N-body)

121、122、123：P型掺杂区

124：N型掺杂区

126：绝缘层

127：图案导电层

13、23、33：场元件

141：导线

133、233、333：导电体

333a：主体部

333b：柱体部

136：第一绝缘层

137：第一中间介电层(first ILD)

138：第二绝缘层

332：第二掺杂区

422、423：单层多晶硅

435、436、437：复合层

437a：多晶硅

437b：金属层

具体实施方式