[发明专利]一种金属硅化物半导体的形成方法

说明书

技术领域

本发明是涉及一种半导体制造技术领域，更确切的说，本发明涉及一种金属硅化物半导体的形成方法。

背景技术

自对准硅化物形成工艺(salicide)是半导体器件制造中的重要工艺，其被广泛的运用于降低半导体器件的栅极电阻，例如CMOS器件的栅极片电阻，从而提高期器件的速度。通常的，该工艺包括：在半导体衬底表面溅镀金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。但是半导体器件的栅极电阻还与因为其他的因素有关，例如栅极的长度，即长度减小，栅极电阻增大。由于金属硅化物仅在栅极的表面形成，所以在现有技术中，减小栅极电阻的问题依然不能够很好的解决。所以需要一种金属硅化物半导体的形成方法来解决以上问题。

发明内容

鉴于以上问题，本发明提供一种金属硅化物半导体的形成方法，包括以下步骤：a)提供半导体衬底；b)在所述衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；c)图案化所述硬掩膜层；d)在所述图案化了的硬掩膜层的侧壁上形成第一间隙壁；e)以所述硬掩膜层和所述第一间隙壁为掩膜蚀刻所述多晶硅层和所述栅极介电层，形成栅极结构；f)去除所述硬掩膜层或所述第一间隙壁；g)以所述硬掩膜层或所述第一间隙壁为掩膜部分刻蚀多晶硅层以形成凸的形状或形成凹的形状；h)在所述衬底上和所述凹或凸的多晶硅层上执行自对准硅化物形成工艺；i)在所述衬底中形成源极和漏极。

进一步，还包括在步骤e)之后在所述栅极结构和所述衬底上形成第二间隙壁。

进一步，其中所述第二间隙壁高于、矮于或等于所述多晶硅层。

进一步，还包括在步骤e)之后部分去除所述硬掩膜层使所述硬掩膜层顶部低于所述第一间隙壁。

进一步，还包括在所述第二间隙壁形成之后形成层间介电层于所述衬底上。

进一步，还包括对所述层间介电层进行CMP和回蚀刻以露出所述第一间隙壁的步骤。

进一步，还包括在所述步骤g)后去除所述第一间隙壁或所述硬掩膜层的步骤。

进一步，还包括在所述步骤g)后去除所述层间介电层。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述硬掩膜层。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第一间隙壁。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第二间隙壁。

进一步，其中步骤c)中所述形成的硬掩膜层具有大于100埃的厚度。

进一步，其中步骤g)中刻蚀50-500埃的多晶硅层。

进一步，其中所述金属硅化物半导体是CMOS。

进一步，其中还包括在所述形成第二间隙壁的步骤之前执行轻掺杂源极/漏极的步骤。

由于在本发明的金属硅化物半导体的形成方法中，由于所形成的栅极结构可以大大扩展了自对准硅化物形成工艺的使用范围，即由于栅极结构的面积扩大，可以在其之上形成更大面积的金属硅化层，从而使得栅极电阻大大的降低，器件的速度得以提升。

附图说明

图1-10是本发明各个工艺步骤的器件剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的金属硅化物半导体的形成方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。