[发明专利]一种肖特基瞬态电压抑制二极管及其制备方法

说明书

技术领域

本发明主要涉及到一种肖特基瞬态电压抑制二极管，本发明还涉及一种肖特基瞬态电压抑制二极管（TVS）的制造工艺。

背景技术

 瞬态电压抑制器件应用于预防高电压峰值毁坏电子系统，传统的瞬态电压抑制器件使用齐纳二极管的击穿特征来提供电子系统所需的保护性功能。随着电子电路变得更快，电子系统需要更低电容和高可靠性的瞬态电压抑制器件。

发明内容

本发明提供一种肖特基瞬态电压抑制二极管，其具有高的可靠性和较低的结电容。

一种肖特基瞬态电压抑制二极管，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；基区，为第二传导类型的半导体材料，位于漂移层之上；肖特基势垒结，为金属和半导体材料形成的势垒结，位于基区表面；电极金属，位于器件的表面和衬底层背面。

一种肖特基瞬态电压抑制二极管的制备方法，其特征在于：包括如下步骤：在衬底层上通过外延生产形成第一传导类型的半导体材料漂移层；在表面形成绝缘材料层，去除表面部分绝缘材料层；进行第二传导类型杂质扩散；去除表面部分绝缘材料层；表面形成势垒金属，形成肖特基势垒结；在器件表面和背面形成电极金属。

本发明的一种肖特基瞬态电压抑制二极管，将肖特基结构引入到PN结中，形成穿通击穿的串联结构，在器件发生反向电压击穿时可以有效降低击穿电流对器件的损伤；同时本发明的半导体装置，在PN结的漂移区中设置了轻掺杂的第一传导类型区域，有效降低了器件的结电容。

附图说明

图1为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图2为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图3为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图4为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图5为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图6为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图7为本发明第一种肖特基瞬态电压抑制二极管剖面示意图；

图8为本发明第一种肖特基瞬态电压抑制二极管剖面示意图。

其中，1、衬底层；2、漂移层；3、基区；4、二氧化硅；5、肖特基势垒结；6、轻掺杂半导体材料；7、重掺杂半导体材料；9、P型衬底层；10、上表面金属层；11、下表面金属层。

具体实施方式

实施例1

图1示出了本发明一种肖特基瞬态电压抑制二极管剖面示意图，下面结合图1详细说明本发明的瞬态电压抑制二极管。

一种肖特基瞬态电压抑制二极管包括：衬底层1，为N导电类型半导体硅材料，磷原子掺杂浓度为1E19cm^-3；漂移层2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子掺杂浓度为1E16cm^-3，厚度为3um；基区3，位于漂移层2之上，为P传导类型的半导体材料，硼原子掺杂浓度为1E14cm^-3，厚度为1um；二氧化硅4，位于器件边缘表面；肖特基势垒结5，位于基区3表面；上表面金属层10，位于器件表面，为器件引出阳极；下表面金属层11，位于器件背面，为器件引出阴极。

本实施例中工艺制造流程如下：

第一步，在衬底层1上通过外延生产工艺形成漂移层2；

第二步，在表面热氧化形成二氧化硅4，光刻腐蚀去除表面去除部分二氧化硅4；

第三步，进行硼扩散，形成基区5；

第四步，腐蚀去除基区5表面二氧化硅4；

第五步，表面淀积形成势垒金属镍，烧结形成肖特基势垒结；

第六步，在器件表面淀积电极金属层，然后光刻腐蚀，去除表面部分上表面金属层10，进行背面金属化工艺形成下表面金属层11，如图1所示。

图2实例为在图1半导体器件制造的基础上，将器件的衬底层设置为具有硼重掺杂的P型衬底层。

图3实例为在图1半导体器件制造的基础上，将器件的终端结构通过刻蚀工艺形成为沟槽结构。

实施例2

图4示出了本发明一种肖特基瞬态电压抑制二极管剖面示意图，下面结合图4详细说明本发明的瞬态电压抑制二极管。