[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明是有关于半导体结构及其形成方法，特别是有关于高压半导体结构及其形成方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。

缩小装置面积通常会严重牺牲半导体结构的电性效能。为了维持半导体结构的电性效能，特别在半导体结构为高压装置的情况下，必须使用大的装置面积，然而，这会阻碍半导体结构微缩化的发展。

发明内容

本发明是有关于半导体结构及其形成方法，半导体结构可缩减装置面积并具有预期的电性效能。

根据本发明的一个实施方式，本发明提供了一种半导体结构，半导体结构包括基体、栅极、源极、漏极与基体接触区；栅极位于基体上；源极与漏极分别位于栅极的相对两侧上的基体中；基体接触区仅位于基体邻近源极的一区域中并电性连接至基体。

根据本发明的又一个实施方式，本发明提供了一种半导体结构，半导体结构包括基体、栅极、源极、漏极、通道区域与基体接触区；栅极位于基体上；源极与漏极分别位于栅极的相对两侧上的基体中；通道区域位于栅极下方，并位于源极与漏极之间，通道区域具有第一尺寸；基体接触区位于基体的一区域中并电性连接至基体，基体接触区具有一第二尺寸。第二尺寸系大于、等于第一尺寸的50％。

根据本发明的再一个实施方式，本发明提供了一种半导体结构的形成方法，方法包括以下步骤：于基体上形成栅极；于栅极的相对两侧上的基体中分别形成源极与漏极；仅在基体邻近源极的一区域中形成基体接触区；基体接触区系电性连接至基体。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为根据一实施例的半导体结构的上视图。

图2为根据一实施例的半导体结构的Id-Vd曲线图。

图3为根据一实施例的半导体结构的上视图。

图4为根据一实施例的半导体结构的上视图。

图5为根据一实施例的半导体结构的Id-Vd曲线图。

图6为根据一实施例的半导体结构的上视图。

图7为根据一实施例的半导体结构的上视图。

图8为根据一实施例的半导体结构的剖面图。

图9为根据一实施例的半导体结构的剖面图。

图10为根据一实施例的半导体结构的剖面图。

图11至图12为根据一实施例的半导体结构的制造流程。

【主要元件符号说明】

102～基体；104、204～栅极；104A～第一栅极；104B～第二栅极；106、206～源极；106A～第一源极；106B～第二源极；108、208～漏极；110、210～基体接触区；110A、110C～第一基体接触区；110B、110D～第二基体接触区；112～浅掺杂区；114～隔离元件；116～第一掺杂区；118～第二掺杂区；120～基底；122～基底接触区；124～栅极接触区；126～介电层；128～电极层；130～间隙壁；132、232～通道区域；134～埋藏区；136～介电元件；S11、S31、S51～第一尺寸；S12、S22、S32、S42～第二尺寸。

具体实施方式

图1绘示根据一实施例的半导体结构的上视图。半导体结构包括基体(bulk)102、栅极104、源极106、漏极108与基体接触区110。栅极104、源极106、漏极108与基体接触区110系位于基体102中。浅掺杂区112可形成在基体102中。于其他实施例中，浅掺杂区112亦可省略。源极106与漏极108分别位于栅极104的相对两侧上。基体102可由隔离元件114定义出。隔离元件114可包括第一掺杂区116与形成在第一掺杂区116中的第二掺杂区118。第二掺杂区118可为重掺杂的。隔离元件114可形成在基底(substrate)120中。基底120可电性连接至基底接触区122。栅极104可电性连接至栅极接触区124。