[发明专利]一种双应变CMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种双应变CMOS集成器件及制备方法。

背景技术

在20世纪，半导体产业的快速发展推动了整个人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。因此，半导体集成电路已成为了电子工业发展的基础，在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

具有低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点的传统的Si CMOS和BiCMOS集成电路技术在半导体集成电路产业中占据了支配地位。目前，全球90%的半导体市场中，都是Si基集成电路。

随着集成电路加工技术的迅速发展，晶体管的特征尺寸已进入亚50纳米阶段。通过等比例缩小的方法提高当前主流Si CMOS器件的性能受到越来越多物理、工艺的限制，如短沟道效应、热载流子效应和DIBL效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿；遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，使器件及电路性能无法继续按照摩尔定律的发展规律发展下去。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。

为了获提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO₂那样的钝化层等因素限制了它的广泛应用和发展。

发明内容

本发明的目的在于提供一种制备双应变CMOS集成器件及电路的方法，该方法同时利用张应变Si和压应变SiGe材料中电子和空穴迁移率较Si材料高的特性，制备出导电沟道为22～45nm的高性能双应变CMOS集成器件及电路。

本发明的目的在于提供一种双应变CMOS器件，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。

进一步、NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。

进一步、PMOS器件采用量子阱结构。

本发明的另一目的在于提供一种双应变CMOS器件及集成电路的制备方法，包括如下步骤：

第一步、选取掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3的p型Si衬底片；

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3作为NMOS的沟道，形成NMOS有源区；