[发明专利]一种双多晶应变SiGe SOI BiCMOS集成器件及制备方法

权利要求书

1.一种双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，NMOS器件为应变SiGe平面沟道，PMOS器件为应变SiGe平面沟道，双极器件基区为SiGe材料。

2.根据权利要求1所述的双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。

3.根据权利要求1所述的双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，PMOS器件采用量子阱结构。

4.根据权利要求1所述的双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，器件衬底为SOI材料。

5.根据权利要求1所述的双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，SiGe HBT器件的发射极和基极采用多晶硅接触。

6.根据权利要求1所述的双多晶应变SiGe SOI BiCMOS集成器件，其特征在于，其制备过程采用自对准工艺，并为平面结构。

7.双多晶应变SiGe SOI BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取氧化层厚度为150~400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片；

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3；

第三步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，将深槽内表面全部覆盖，最后淀积SiO₂将深槽内填满，形成深槽隔离；

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500~700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；

第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20~40nm；第二层为P型Poly-Si层，厚度为200~400nm，掺杂浓度为1×10²⁰～1×10²¹cm^-3；

第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，厚度为200~400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一SiN层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；

第八步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15~25％，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，厚度为20~60nm；

第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；

第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；

第十一步、光刻MOS有源区，利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100～140nm的浅槽，利用化学汽相淀积（CVD）方法，在600～750℃，在该浅槽中连续生长三层材料：第一层是厚度为80～120nm的N型Si缓冲层，该层掺杂浓度为5~5×10¹⁵cm^-3；第二层是厚度为10～15nm的N型SiGe外延层，该层Ge组分为15～30％，掺杂浓度为1～5×10¹⁶cm^-3；第三层是厚度为3~5nm的本征弛豫型Si帽层；

第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在外延材料表面淀积一层厚度为300～500nm的SiO₂层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到1～5×10¹⁷cm^-3；光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1～5×10¹⁷cm^-3；

第十三步、利用湿法刻蚀，刻蚀掉表面的SiO₂层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiN层作为栅介质和一层厚度为300～500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22～350nm长的伪栅；

第十四步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构（N-LDD）和P型轻掺杂源漏结构（P-LDD），掺杂浓度均为1～5×10¹⁸cm^-3；

第十五步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为5～15nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，保留Poly-Si栅和栅介质侧面的SiO₂，形成侧墙；

第十六步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；

第十七步、用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂，厚度为300~500nm，利用化学机械抛光（CMP）技术，将SiO₂平坦化到栅极表面；

第十八步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2~5nm的氧化镧（La₂O₃）；在衬底表面溅射一层金属钨（W），最后利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La₂O₃）除去；

第十九步、利用化学汽相淀积（CVD）方法，在600～800℃，表面生长一层SiO₂层，并光刻引线孔；

第二十步、金属化、光刻引线，形成MOS器件的漏极、源极和栅极以及SiGe HBT的发射极、基极、集电极金属引线，构成导电沟道为22～350nm的双多晶、应变SiGe SOI BiCMOS集成器件。