[发明专利]一种基于晶面选择的双应变BiCMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种晶面选择的双应变BiCMOS集成器件及制备方法。

背景技术

在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。

对微电子产业发展产生巨大影响的“摩尔定律”指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍。40多年来，世界微电子产业始终按照这条定律不断地向前发展，电路规模已由最初的小规模发展到现在的超大规模。Si材料以其优异的性能，在微电子产业中一直占据着重要的地位，而以Si材料为基础的CMOS集成电路以低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域中占据着主导地位。

随着器件特征尺寸的逐步减小，尤其是进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65纳米以后，MOS器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态、关态电流等性能的影响越来越突出；而且随着无线移动通信的飞速发展，对器件和集成电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路越来越无法满足新型、高速电子系统的需求。

CMOS集成电路的一个重要性能指标，是NMOS和PMOS器件的驱动能力，而电子和空穴的迁移率分别是决定其驱动能力的关键因素之一。为了提高NMOS器件和PMOS器件的性能进而提高CMOS集成电路的性能，两种载流子的迁移率都应当尽可能地高。

早在上世纪五十年代，就已经研究发现在硅材料上施加应力，会改变电子和空穴的迁移率，从而改变半导体材料上所制备的NMOS和PMOS器件的性能。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS器件和PMOS器件，它们的迁移率并不能同时达到最优。

由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了SiGe HBT器件，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率成为迫切解决的问题。

发明内容

本发明的目的在于提供一种基于晶面选择的双应变BiCMOS集成器件及制备方法，以实现充分利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料特点，以及晶面对迁移率的影响，制备出性能增强的双应变BiCMOS集成器件及电路。

本发明的目的在于提供一种基于晶面选择的双应变BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双多晶SiGeHBT器件。

进一步、所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。

进一步、所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。

进一步、所述NMOS器件的晶面为（100），所述PMOS器件的晶面为（110）。

进一步、所述的SiGe HBT器件的发射极和基极采用多晶硅接触。

本发明的另一目的在于提供一种基于晶面选择的双应变BiCMOS集成器件的制备方法，包括如下步骤：

第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^-3的Si（110）衬底片，作为上层的基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^-3的Si（100）衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；

第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；