[发明专利]一种红外焦平面阵列与数字存储控制芯片的三维集成方案

说明书

技术领域

本发明属于光电子技术及微电子技术领域，特别涉及一种红外成像技术中获取红外图像信号的红外焦平面阵列，具体涉及一种将红外焦平面阵列与实现红外焦平面非均匀性校准数据存储以及数字算法的数字芯片进行三维集成的三维集成方案，以及该红外焦平面阵列与所述三维集成方案的协同设计。

背景技术

随着红外焦平面阵列(IRFPA)的不断发展，红外成像系统的性能得到了显著的提高，但是IRFPA的非均匀性成为影响红外成像系统成像质量的制约因素。成像非均匀性定义为焦平面阵列(FPA)在同一均匀辐射输入时单元之间输出的不一致性，又称为固有空间噪声(Fixed Pattern Noise)。造成图像非均匀的因素是多方面的，起主要作用的是：探测器的非均匀性，主要体现为响应率的非均匀性，包括光谱响应的非均匀性；读出电路与探测器耦合的非均匀性；读出电路及光学系统自身的非均匀性。红外系统中的非均匀性问题会显著影响红外系统的成像质量，因此需要对系统进行非均匀性校准。器件本身的非均匀性是红外图像非均匀性的主要组成部分，由器件的材料及其制造工艺水平所决定。一旦焦平面器件制造完成，这种制造工艺产生的非均匀性因素将始终存在。由于非均匀性校准的算法复杂性高以及焦平面阵列的规模较大，校准时间长，特别针对器件本身非均匀性的校准，通常在一次校准后，使用一个数字存储器对得到的校准信息进行存储，以便在实际应用时，直接调用存储在记忆模块中的校准信息，完成对读出电路的输出补偿，从而实现一次校准，多次补偿。

现有的校准信息存储方案主要有两种。一种是基于片外存储芯片存储，即在读出电路芯片外，板级集成存储芯片，存储芯片和红外焦平面阵列通过板级互连线进行芯片间通信。这种方案受到芯片封装、管脚、板级互连线自身、互连线之间、互连线与基板之间的寄生电容、电阻、电感影响，在读取速率，信号动态范围，带宽等方面受到严重限制。另一种利用大规模集成电路技术将存储芯片集成到读出电路芯片内部，即芯片内部实现平面集成的存储方案，则由于数字存储和焦平面阵列两者巨大的规模受到严重制约。以640*512像素规模的焦平面阵列为例，对失调误差和增益误差两项分别以6比特进行非均匀性校准，数字存储控制芯片规模经过编译，在0.13um工艺代下面积接近3.5mm*3.5mm，0.18um工艺代下为4.8mm*4.8mm，而在焦平面阵列典型的0.35um工艺代下更是达到9.4mm*9.4mm。由此可见平面封装集成严重降低了读出电路芯片的封装密度，加剧了芯片面积损耗，提高了成本；另一方面受限于芯片的面积、平面距离和信号的相位，数字存储控制模块与读出电路模块之间的通信也容易造成阻塞，影响效率，另外单颗芯片的功耗也大大增加。因此，实现红外焦平面阵列的快速发展和产业化，需要一种新的数字存储控制芯片与红外焦平面阵列的通信集成方案，解决现有校准信息存储方案低速低效、高成本高损耗的问题。

发明内容

本发明的目的是克服现有非均匀性校准数字存储控制芯片与红外焦平面阵列的通信集成问题，提出一种红外焦平面阵列非均匀性校准数字存储控制芯片与红外焦平面阵列的三维集成方案。三维集成技术可通过对已有生产工艺的拓展来实现二维尺寸的进一步缩小，从而消除光刻成本的增加。另外，在三维集成的前提下，数字存储控制芯片可以采用与焦平面阵列不同的工艺，即在焦平面阵列为了保证模拟部分的性能而采用0.35um工艺时，数字存储控制芯片可以采用特征尺寸更小的工艺，在提高了数字存储控制芯片的性能的同时降低了成本。本发明提出的三维集成方案很好的解决了现有板级集成的读写速率低、系统复杂、信号动态范围和带宽受到严重限制等问题；同时避免了芯片内部平面集成方案的低封装密度，高面积损耗，高成本，高功耗，低效率等问题；提高了红外焦平面阵列的整体性能。

本发明公开了一种三维集成方案，所述三维集成方案包括：红外焦平面阵列，实现非均匀性校准数据存储及数字算法的数字芯片，数字存储控制芯片以三维集成的方式与红外焦平面阵列实现电连接，该三维集成方案的协同设计。

所述红外焦平面阵列可以是单颗芯片，也可以是包含多颗芯片的部分或全片晶圆。

所述红外焦平面阵列芯片可以是组装红外探测器的阵列芯片，也可以是未组装红外探测器阵列的读出电路芯片。

所述红外焦平面读出电路像素单元结构包括但不限于自积分型(SI)、源跟随型(SFD)、直接注入型(DI)、反馈增强直接注入型(FEDI)、电流镜栅调制型(CM)、电阻负载栅调制型(RL)、电容反馈跨阻抗放大器型(CTIA)、电阻反馈跨阻放大器型(RTIA)。