[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)。为了配合元件缩小后所增加的互连线需求，利用通孔实现的两层以上的多层金属互连线的设计，成为超大规模集成电路技术所必须采用的方法。

传统的金属互连是由铝金属制作实现的，但随着集成电路芯片中器件特征尺寸的不断缩小，金属连线中的电流密度不断增大，响应时间不断缩短，传统铝互连线已达到工艺极限。当工艺尺寸小于130nm以后，传统的铝互连线技术已逐渐被铜互连线技术所取代。与铝金属相比，铜金属的电阻率更低、电迁移寿命更长，利用铜工艺制作金属互连线可以降低互连线的RC延迟、改善电迁移等引起的可靠性问题。但是，采用铜工艺制作互连线也存在两个问题：一是铜的扩散速度较快，二是铜的刻蚀困难，因此，其所适用的工艺制作方法与铝工艺完全不同，通常会采用镶嵌结构以填充的方式实现。

然而，随着半导体工艺节点的不断减小，半导体器件中的沟槽和通孔的关键尺寸(CD，critical dimension)也相应减小，在沟槽和通孔中填充铜金属时易产生空洞，严重影响所形成半导体器件的电学性能。另外，现有工艺在对沟槽和通孔进行铜金属填充之前通常会在沟槽和通孔侧壁沉积阻挡层和籽晶层，以提高铜金属与沟槽或通孔侧壁的粘附性以及防止铜原子通过侧壁向介质层扩散。但在沟槽和通孔侧壁沉积粘附层和籽晶层时，所沉积的粘附层和籽晶层易在沟槽和通孔开口处形成凸起，进一步减小了所形成沟槽和通孔开口的宽度，严重影响后续的铜金属填充工艺，导致所形成的铜金属互连线内产生空洞。

参考图1，为现有工艺所形成铜半导体结构的剖面结构示意图，形成铜半导体结构的工艺如下：首先，在衬底101上沉积铜阻挡层103和低介电常数层间介质层105；接着，刻蚀低介电常数层间介质层105，形成通孔；再接着，在通孔底部和侧壁形成阻挡层107，以提高后续填充的铜金属与通孔侧壁的低介电常数层间介质层105之间的粘附性，以及防止铜原子向低介电常数层间介质层105内扩散，该阻挡层107通常为Ta、TaN或Ta和TaN组合物；然后，在阻挡层107上形成铜籽晶层109，再通过物理气相沉积工艺在通孔内填充铜金属，形成铜层111。该铜层的形成质量对电路的性能影响很大，会直接影响到电路的多个性能参数。

在上述铜层111的形成过程中，如果铜金属的填充质量不佳，在铜层111内部形成图1中所示的空洞113，将导致所形成半导体结构电迁移(EM，Electronic Migration)失效，严重影响包含所形成半导体结构的半导体器件的晶圆电性能测试(WAT，wafer acceptance test)以及晶圆测试(CP，circuit probing)的成品率。

在公开号为CN101996924A的中国专利申请中可以发现更多关于半导体结构的形成方法。

因此，如何在形成半导体结构的过程中避免在铜互连线内产生空洞就成了亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，避免所形成的金属层内包含空洞，提高所形成半导体器件的电学性能。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成介质层；在所述介质层表面形成氮化硼层；刻蚀所述氮化硼层和介质层，至露出衬底，形成开口；对所述开口两侧的氮化硼层进行回刻，增大开口上方的宽度；于所述开口内填充满金属层。

可选的，所述介质层为低介电常数材料或超低介电常数材料。

可选的，在所述介质层上形成氮化硼层之前，还包括：通过乙炔等离子体对所述介质层表面进行轰击，增加所述介质层表面的含碳量。

可选的，形成所述乙炔等离子体的射频电源的功率为100～1000W，压强为1～7Torr，乙炔流量为150～2000sccm。

可选的，对所述开口两侧的氮化硼层进行回刻的方法为干法刻蚀法。

可选的，所述干法刻蚀法采用的刻蚀气体为氯气，射频电源的功率为100～1000W，压强为1～7Torr，氯气流量为50～2000sccm。

可选的，所述金属层的材质为铜。

可选的，于所述开口内填充满金属层之前，还包括：于所述开口的底部和侧壁形成阻挡层；于所述阻挡层上形成籽晶层。

可选的，所述阻挡层的材质为钽、氮化钽或钽与氮化钽的组合物。