[发明专利]IO ESD器件及其形成方法

说明书

技术领域

本发明涉及半导体制造，具体而言，涉及输入/输出（IO）静电放电（ESD）器件及其形成方法。 

背景技术

在输入/输出（IO）电路中，需要占据大芯片面积的大二极管来进行静电放电（ESD）保护。对ESD二极管而言，释放ESD电流的能力部分地取决于二极管的尺寸。因此，二极管被设计成尽可能大。另外，根据设计规则的需要，二极管的阳极和阴极的尺寸影响着位于相应的阳极和阴极正上方的金属线的宽度。因此，为了使位于二极管正上方的金属线获得良好的电迁移性能，ESD二极管被设计成具有大的阳极拾取区域（pickup region）和/或大的阴极拾取区域，而不将其设计成包括多个窄阳极拾取区域和/或窄阴极拾取区域。 

当形成ESD二极管的工艺与形成鳍式场效应晶体管（FinFET）的工艺结合起来时，可以通过从半导体鳍片外延生长拾取区域来形成大的阳极拾取区域和/或大的阴极拾取区域，并且将从相邻的鳍片生长的外延区域合并以形成大的拾取区域。然而，可以发现，大的外延区域中的一些可以具有比同时形成的小的外延区域小得多的厚度。结果，在ESD二极管中产生明显的泄漏电流。 

发明内容

一方面，本发明提供了一种方法，包括：形成静电放电（ESD）二极管，所述形成包括：实施外延生长以形成包含硅并且基本上不包含锗的外延区域；以及利用p型杂质掺杂所述外延区域，从而形成p型区域，其中，所述p型区域形成所述ESD二极管的阳极。 

所述的方法进一步包括：形成第一半导体鳍片；以及蚀刻所述第一半导体鳍片的一部分以形成第一凹槽，其中，从所述第一凹槽生长所述外延区域。 

所述的方法进一步包括：形成与所述第一半导体鳍片邻近并且平行的第二半导体鳍片；以及蚀刻所述第二半导体鳍片的一部分以形成第二凹槽，其中，将从所述第一凹槽和所述第二凹槽生长的半导体材料合并以形成所述外延区域。 

在所述的方法中，同时实施蚀刻所述第一半导体鳍片的所述一部分的步骤和蚀刻所述第二半导体鳍片的所述一部分的步骤。 

所述的方法进一步包括：形成另一半导体鳍片；蚀刻所述另一半导体鳍片的一部分以形成另一凹槽；在所述另一凹槽中实施另一外延生长以形成包含硅并且基本上不包含锗的另一外延区域，其中，同时实施所述外延生长和所述另一外延生长；以及利用n型杂质掺杂所述另一外延区域，从而形成n型区域。 

在所述的方法中，所述n型区域形成n型晶体管的源极/漏极区域。 

在所述的方法中，所述外延区域位于n-阱区域上方并且与所述n-阱区域相接触，并且其中，所述n-阱区域形成所述ESD二极管的阴极区域。 

另一方面，本发明还提供了一种方法，包括：形成彼此平行的多个第一半导体鳍片；形成彼此平行的多个第一栅电极，其中，所述多个第一栅电极的纵长方向垂直于所述多个第一半导体鳍片的纵长方向，并且其中，所述多个第一栅电极位于部分所述多个第一半导体鳍片的顶面和侧壁上；形成第二半导体鳍片；在部分所述第二半导体鳍片的顶面和侧壁上形成第二栅电极；蚀刻所述多个第一半导体鳍片的未被所述多个第一栅电极覆盖的部分，从而形成第一凹槽；蚀刻所述第二半导体鳍片的未被所述第二栅电极覆盖的部分，从而形成第二凹槽；实施外延生长以同时生长第一外延区域和第二外延区域，其中，从所述第一凹槽生长所述第一外延区域，其中，将所述第一外延区域合并以形成大的外延区域，并且其中，在所述第二凹槽中生长所述第二外延区域；利用p型杂质掺杂所述大的外延区域，从而形成p型区域，其中，所述p型区域形成静电放电（ESD）二极管的 阳极；以及利用n形杂质掺杂所述第二外延区域，从而形成n型器件的源极和漏极区域。 

在所述的方法中，同时实施蚀刻所述多个第一半导体鳍片的所述部分的步骤和蚀刻所述第二半导体鳍片的所述部分的步骤。 

在所述的方法中，所述n型器件是n型鳍式场效应晶体管（FinFET）。 

在所述的方法中，所述第一凹槽和所述第二凹槽的底面低于所述多个第一半导体鳍片的底面和所述第二半导体鳍片的底面。 

在所述的方法中，所述第一外延区域和所述第二外延区域包含硅并且基本上不包含锗。