[发明专利]半导体盲孔的检测方法

说明书

技术领域

本发明涉及一种检测方法，特别是涉及一种半导体盲孔的检测方法。

背景技术

随着芯片和封装器件的不断微缩及元件集成度的逐渐提升，封装技术从最初的针脚插入式封装、球栅阵列端子型封装（Ball Grid Array,BGA）而发展到最新的三维封装技术（3D Package）。由于三维封装可以提高互连线的密度、降低封装尺寸(form factor)，因此具有很好的应用前景。一般来说，在晶圆级(wafer-level)三维封装技术中，是利用穿硅通孔（TSV,Through-Silicon-Via）当作芯片间的内连接路径。由于各硅通孔垂直于芯片，所以各芯片能够实现路径最短和集成度最高的互连．并且能够减少芯片面积、缓解互连延迟问题、并使逻辑电路的性能大大提高。

对于前通孔(via first)的硅通孔制作工艺，工艺通常包括盲孔的形成(via formation)、盲孔的填充(via filling)、晶圆接合(wafer bonding)等等步骤。举例来说，盲孔会先形成于芯片中，并被填充导电材料，然后再经过硅晶圆减薄（抛光）工艺，使盲孔的另一段被暴露出而成为一通孔。此通孔可以在之后的工艺中和另一芯片连接。为了判断盲孔的深度和良率，一般可以利用光学显微镜或电子束测试设备的电压对比模式(electron beam voltage contrast mode)等检测设备来判断。但是，当盲孔的深宽比不断提高，使其深度超过80微米(μm)时，光学显微镜就没有办法清楚观察到盲孔底部。且由于各盲孔的底部都会电连接具有导电性的硅材料，因此也无法利用电子束测试设备的电压对比模式准确分辨盲孔的深度和盲孔底部是否有残渣存在。

发明内容

本发明提供了一种半导体盲孔的检测方法，以解决现有技术的检测缺陷。

为解决上述问题，本发明提供了一种一种半导体盲孔的检测方法，包括提供一包括导电区的半导体基底；形成多个暴露出导电区的盲孔，其特征在于电阻率大于导电区的高电阻层会位在至少一盲孔的部分或全部底部区域，且高电阻层和导电区的接触面不是欧姆接触;将导电材料填满多个盲孔;进行一热处理工艺，使导电材料和半导体基底间形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。

附图说明

图1是本发明半导体基底中具有多个盲孔的上视示意图。

图2是沿着图1中切线2-2’的半导体基底剖面示意图。

图3是多个盲孔中填满有导电物质的半导体基底剖面示意图。

图4是多个盲孔中填满有导电物质的上视示意图。

图5是沿着图4中切线5-5’的半导体基底剖面示意图。

其中，附图标记说明如下：

1    半导体基底        10   盲孔

10a  第一盲孔          10b  第二盲孔

10c  第三盲孔          10d  第四盲孔

12   绝缘层            16   导电区

20   残渣              20a  残渣

20b  残渣              21   热处理工艺

30   导电材料          31   电子束

40a  接面              40b  接面

具体实施方式

虽然本发明以优选实施例公开如下，然而其并非用来限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书所界定的为标准，为了不使本发明的精神难懂，部分公知结构和工艺步骤的细节将不在此揭露。

同样地，附图所表示为优选实施例中的装置示意图，但并非用来限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分元件的尺寸可能放大呈现在图中。而且，多个优选实施例中所公开相同的元件将标示相同或相似的符号，以使说明更容易且清晰。