[发明专利]存储器及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。

背景技术

电学多次可擦写可编程存储器（multiple time program，MTP）是一种较为常见的非易失性存储器，且由于所述电学多次可擦写可编程存储器制造工艺简单，成本低廉，得到了广泛的应用，例如设置于嵌入式系统，PC及外设、电信交换机、蜂窝电话、网络互联等设备中，用于存储语音、图像或数据等信息。

请参考图1至图4，其中图1为现有的多次可擦写可编程存储器俯视结构示意图，图2为图1在AA’方向上的剖面结构图，图3为图1在BB’方向上的剖面结构图，图4为图1在CC’方向上的剖面结构图，所述多次可擦写可编程存储器包括：

半导体衬底100；位于所述半导体衬底内的第一P型阱区101，以及与第一P型阱区101相隔离的第二P型阱区102；位于所述第一P型阱区101表面的第一栅介质层103；位于所述第一栅介质层103表面的第一栅极104；位于所述第一栅介质层103（如图2）和第一栅极104两侧的第一源/漏区105，且所述第一源/漏区105为N型；位于所述第二P型阱区102表面的第二栅介质层106（如图3）；位于所述第二栅介质层106表面的第二栅极107；位于所述第二栅介质层106和第二栅极107两侧的第二源/漏区108，且所述第二源/漏区108为N型；位于所述第一栅极104与第二栅极107之间的栅极连接层109，所述栅极连接层109使第一栅极104与第二栅极107电性连接，且所述栅极连接层109通过第一绝缘层110（如图4）与半导体衬底100表面电性隔离。

覆盖所述半导体衬底100、第一栅极104、第二栅极107和栅极连接层109表面的第二绝缘层（未示出）；且所述第二绝缘层、第一栅介质层103、第二栅介质层106和第一绝缘层110将所述第一栅极104、第二栅极107和栅极连接层109包围，使所述第一栅极104、第二栅极107和栅极连接层109形成浮置栅。

需要说明的是，所述第一栅极104、第一栅介质层103和第一源/漏区105构成第一晶体管，所述第一晶体管用于作为存储器工作时电子隧穿的隧道；所述第二栅极107、第二栅介质层106和第二源/漏区108构成第二晶体管，所述第二晶体管用于对所述存储器进行编程或擦除操作。

需要说明的是，所述第一栅极104与第一栅介质层103的接触面积大于第二栅极107与第二栅介质层106的接触面积，则第二栅极107与第一栅极104之间的电压耦合系数较小，存储器的性能良好。

然而，现有的多次可擦写可编程存储器的电压耦合系数仍旧偏高，需要对所述存储器施加较高的工作电压，因此多次可擦写可编程存储器的耗能较大、性能偏低。

更多的多次可擦写可编程存储器请参考专利号为US 7489005B2的美国专利文献。

发明内容

本发明解决的问题是提供一种存储器及其形成方法，提高了多次可擦写可编程存储器的电压耦合系数，从而提高存储器的性能。

为解决上述问题，本发明提供一种存储器，包括：

半导体衬底，位于所述半导体衬底内的第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；位于所述第一阱区表面的第一栅介质层；位于所述第一栅介质层表面的第一栅极；位于所述第一栅介质层和第一栅极两侧的第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；位于所述第二阱区表面的第二栅介质层；位于所述第二栅介质层表面的第二栅极；位于所述第二栅介质层和第二栅极两侧的第二阱区内的第二源/漏区，且所述第二源/漏区为第二导电类型；位于所述第一栅极与第二栅极之间的栅极连接层，所述栅极连接层使第一栅极与第二栅极电性连接，且所述栅极连接层通过第一绝缘层与半导体衬底表面电性隔离；位于所述第一栅极表面的层间介质层；位于所述层间介质层表面的金属层；位于所述第一阱区表面的第一导电插塞使所述金属层与第一阱区电性连接。

可选的，所述层间介质层的材料为氮化硅或高K材料。

可选的，所述层间介质层的电学厚度为300~500埃。

可选的，所述金属层的材料为铜、钨或铝。

可选的，所述金属层的厚度为1000~4000埃。

可选的，所述第一栅极、第二栅极和栅极连接层的材料为多晶硅。

可选的，位于所述第一栅极、第二栅极和栅极连接层内的自对准硅化物层，且所述自对准硅化物层的表面与第一栅极、第二栅极和栅极连接层的表面齐平。