[发明专利]半导体存储器件及其驱动方法

说明书

相关申请的交叉引用

本申请要求2011年10月4日提交的韩国专利申请No.10-2011-0100850的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种半导体存储器件及其驱动方法。

背景技术

通常，诸如动态随机存取存储器(DRAM)的半导体存储器件包括用于将外部输入信号例如晶体管-晶体管逻辑(TTL)电平的信号变换成半导体存储器件的内部信号例如CMOS电平的信号的缓冲器。缓冲器包括用于缓冲外部命令并输出内部命令的命令缓冲器以及用于缓冲外部地址并输出内部地址的地址缓冲器。

图1是说明现有的半导体存储器件的框图。

参考图1，现有的半导体存储器件包括用于缓冲从外部输入的多个地址A<18:0>并输出多个内部地址PA<18:0>的多个地址缓冲器BUF1和BUF2、以及用于缓冲外部命令CMDB并输出内部命令PCMD的命令缓冲器BUF3。这里，出于说明目的而示出了两个地址缓冲器BUF1及BUF2，但是可以以与地址A<18:0>一对一地对应的方式来提供地址缓冲器BUF1及BUF2。

另外，无论读取/写入操作模式如何，地址缓冲器BUF1及BUF2以及命令缓冲器BUF3都响应于使能信号BUFEN而保持使能状态。

这里，具有上述结构的现有的半导体存储器件具有以下特征。

图2示出描述根据读取/写入操作模式的突发排序规范(Burst Ordering Specification)的表格。

参考图2，在读取操作模式期间，无论突发长度如何，接收并使用第零、第一和第二地址A<0:2>以执行突发排序控制。另一方面，在写入操作模式期间，当突发长度为4时，接收并使用第零、第一及第二地址A<0:2>之中的第二地址A<2>。

图3示出现有的半导体存储器件处于写入操作模式下的时序图。

参考图3，可看出在输入写入命令WT且经过CAS写入潜伏时间(CWL)之后，经由数据焊盘DQ输入数据。这里，由于使能信号BUFEN连续地保持逻辑高电平的使能状态，因此所有地址缓冲器BUF1及BUF2保持使能状态。

因此，现有的半导体存储器件造成过度的电力消耗，因为用于接收特定的地址A<0:1>或A<0:2>的地址缓冲器BUF1或BUF2一直都处于使能状态，但是在写入操作模式期间，现有的半导体存储器件并不使用特定的地址A<0:1>或A<0:2>。

发明内容

本发明的实施例涉及一种半导体存储器件及其驱动方法，所述半导体存储器件中将写入操作模式期间不使用的缓冲器禁止。

本发明的另一个实施例涉及一种半导体存储器件及其驱动方法，在半导体存储器件中根据突发长度将写入操作模式期间不使用的缓冲器禁止。

根据本发明的一个实施例，一种半导体存储器件包括：多个地址输入模块，被配置成分别接收与突发排序相关的多个地址；以及控制电路，被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。

根据本发明的另一个实施例，一种半导体集成电路包括：至少一个第一地址输入模块，被配置成接收与突发排序相关的多个地址的一部分且在写入操作模式下响应于第一使能信号而被选择性地使能；至少一个第二地址输入模块，被配置成接收与突发排序相关的地址的另一部分且在写入操作模式下响应于第二使能信号而被选择性地禁止；至少一个第三地址输入模块，被配置成接收除与突发排序相关的地址之外的地址且在写入操作模式下响应于第三使能信号而被连续地使能；控制信号发生器，被配置成产生在第一时段中响应于突发长度信息、CAS写入潜伏时间信息、写入命令和时钟时钟而被使能的控制信号；以及使能信号发生器，被配置成响应于控制信号、第三使能信号、突发长度信息和激活信号而产生第一使能信号和第二使能信号，所述激活信号是在所有的存储体都处于激活状态时被使能的信号。