[发明专利]延迟电路和存储器的潜伏时间控制电路及其信号延迟方法

说明书

相关申请的交叉引用

本申请要求于2011年4月21日提交至韩国专利局的韩国申请No.10-2011-0037208的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及延迟电路。

背景技术

集成电路中所包括的电路不是单独工作的，而是通过与其它外围电路交换信号——例如数据——而与外围电路一起工作的。通常，为了使电路A和电路B执行彼此交互式操作，电路A请求电路B执行特定操作，并且电路A等待直至电路B执行电路A所请求的操作。这种等待时间被称为潜伏时间(latency)。潜伏时间用于提高在电路A与电路B之间交换的信号的传输效率，并允许电路B的内部操作时间。

例如，集成电路可以包括存储器控制器和存储器设备。当存储器控制器向存储器设备施加写入命令时，存储器设备将从存储器控制器输入的数据存储在存储器单元中。然而，存储器设备不能一接收到写入命令就从存储器控制器接收到数据，因为存储器设备需要一些时间来进行数据存储操作的内部准备。写入准备时间被定义为写入潜伏时间。

通常，用于在存储器单元存储器中储存数据的地址与写入命令一起传输。然而，由于数据是在写入潜伏时间消逝之后被输入于存储器设备中的，故可以将地址延迟所述写入潜伏时间。

为了提高双倍数据率(DDR)2同步动态随机存取存储器(SDRAM)设备和DDR3SDRAM设备中的数据总线的效率，可以实施附加潜伏时间(AL)。即使在RAS-CAS延迟(tRCD)之前从存储器控制器传输读取/写入命令或地址，也将所述命令或地址延迟所述附加潜伏时间，并在tRCD之后生成内部读取/写入命令或内部地址，并在tRCD消逝之后执行半导体存储器设备的读取/写入操作。附加潜伏时间通过扩展模式寄存器设置(EMRS)来设定。在DDR2S DRAM设备中，将附加潜伏时间设定为特定值，但是在DDR3 SDRAM设备中，附加潜伏时间与CAS潜伏时间(CL)互锁为0、CL-1和CL-2。将附加潜伏时间施加于读取命令和写入命令两者并因此，应将地址延迟附加潜伏时间。

下文将描述将读取/写入命令和地址延迟附加潜伏时间的存储器设备的潜伏时间控制电路。

图1为现有的存储器设备的潜伏时间控制电路的框图。

参照图1，现有的存储器设备的潜伏时间控制电路包括读取命令延迟单元110、写入命令延迟单元120和地址延迟模块130、140和150。第一至第三地址延迟模块130、140和150包括延迟控制单元130、第一单位比特延迟单元140和第二单位比特延迟单元150。本文中，假定在图1中地址为两个比特。

下文将参照图1描述现有的存储器设备的潜伏时间控制电路的操作。

如上所述，附加潜伏时间不是具有特定值就是通过与CAS潜伏时间互锁来确定。然而，在附图中示出了附加潜伏时间的范围为0到4时钟周期。

读取命令延迟单元110包括多个D触发器111至114和第一选择器115。D触发器111至114将输入于D触发器的信号延迟一个时钟周期并且输出与时钟CLK同步的延迟信号。因此，当输入为111的读取命令RDCMD时，多个D触发器111至114的输出信号OUT1A至OUT4A以一个时钟周期的间隔顺序地输出。

第一选择器115从读取命令RDCMD和多个D触发器111至114的输出信号OUT1A至OUT4A中选择一个信号作为延迟读取命令RDCMD_DEL。第一选择器115响应于潜伏时间信息LATENCY选择一个信号。例如，当附加潜伏时间为0时，第一选择器115选择读取命令RDCMD作为延迟读取命令RDCMD_DEL；而当附加潜伏时间为2时，第一选择器115选择D触发器112的输出信号OUT2A作为延迟读取命令RDCMD_DEL。

在图1中，潜伏时间信息为单比特或多比特数字信号，其比特数根据附加潜伏时间的长度而变化。

写入命令延迟单元120包括多个D触发器121至124和第二选择器125。第二选择器125从包括写入命令WTCMD和多个D触发器121至124的输出信号OUT1B至OUT4B的信号中选择一个信号作为延迟写入命令WTCMD_DEL。第二选择器125响应于潜伏时间信息LATENCY选择一个信号。写入命令延迟单元120的结构和操作与读取命令延迟单元11相同。