[发明专利]多栅极介电结构及其形成方法

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种多栅极介电结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出了一代又一代IC，每代IC都比前一代IC更小更复杂。然而，这些改进同时还增加了处理和制造IC的复杂程度，对于这些即将实现的改进，需要在IC处理和制造中进行类似的改进。在IC的发展期间，随着几何尺寸(即，利用制造工艺可以形成的最小元件)的减小，功能密度(即，单位芯片面积的互连器件的数量)通常会增大。这种按比例缩小的工艺通常有利于提高生产效率以及降低相关成本。

在制造具有上千个制造在单个的硅芯片中的晶体管的各种类型的整体式IC(诸如，高密度金属氧化物半导体场效应晶体管(MOSFET)器件或互补MOSFET(CMOS)器件)的过程中，在晶圆加工顺序中具有许多阶段，在这些阶段中需要提供栅极电介质(选择的介电绝缘材料(诸如，二氧化硅、SiO₂或氮化硅、Si₃N₄)的层)来充当半导体衬底和栅电极之间的绝缘层。

已经有许多材料被用于场效应晶体管(FET)中的栅电极和栅极电介质。一种方式是利用用于栅电极的多晶硅或金属材料制造这些器件。根据所期望制造的器件(诸如，模拟或数字器件)，需要由不同材料构成具有不同厚度的不同栅极介电层。因此，对于被制造在半导体衬底的不同区域上方的各种器件而言，期望器件栅极介电的材料和厚度具有灵活性。

发明内容

本发明提供了许多不同的实施例。根据一个实施例，一种半导体结构包括衬底，该衬底包括像素阵列区域、输入/输出(I/O或IO)区域以及核心区域(core region)；设置在像素阵列区域上方的第一栅极介电层；设置在I/O区域上方的第二栅极介电层；以及设置在核心区域上方的第三栅极介电层。第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个由不同的材料构成并且每个都具有不同的厚度。该结构进一步包括位于第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个的上方的栅电极。

在另一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域的衬底；在像素阵列区域上方形成第一栅极介电层；在I/O区域上方形成第二栅极介电层；以及在核心区域上方形成第三栅极介电层，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个都被形成为由不同的材料构成并且具有不同的厚度。

在又一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域的衬底；在像素阵列区域、I/O区域、以及核心区域上方形成第一栅极介电层；在位于像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域上方的第一栅极介电层上方形成第一多晶硅层；去除位于I/O区域和核心区域上方的第一栅极介电层和第一多晶硅层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第二栅极介电层；去除位于核心区域上方的第二栅极介电层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第三栅极介电层；以及在位于像素阵列区域、I/O区域、以及核心区域上方的第三栅极介电层上方形成第二多晶硅层。该方法进一步包括去除位于像素阵列区域上方的第一多晶硅层的一部分、第二多晶硅层的一部分、第一栅极介电层的一部分、第二栅极介电层的一部分、以及第三栅极介电层的一部分来限定出包括第一栅极介电层的一部分和第一多晶硅层的一部分的像素阵列器件；包括第二栅极介电层的一部分、第三栅极介电层的一部分以及位于I/O区域上方的第二多晶硅层的一部分I/O区域；以及包括第三栅极介电层的一部分位于在核心区域上方的第二多晶硅层的一部分的核心器件，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个都被形成为由不同的材料构成并且具有不同的厚度。

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：衬底，包括像素阵列区域、输入/输出(I/O)区域、以及核心区域；第一栅极介电层，设置在所述像素阵列区域上方；第二栅极介电层，设置在所述I/O区域上方；第三栅极介电层，设置在所述核心区域上方，其中，所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个都由不同的材料构成，并且每一个都具有不同的厚度；以及栅电极，设置在所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个的上方。