[发明专利]低功耗流水线结构的相位累加器

说明书

技术领域

本发明涉及集成电路相位累加器设计技术领域，特别涉及一种应用于直接数字频率合成器的低功耗流水线结构的相位累加器。

背景技术

直接数字频率合成器产生正弦或余弦信号，具有亚赫兹频率分辨率、频率跳变快、频率切换相位连续和相位噪声低等优点。这些优点使得直接数字频率合成器广泛应用于跳频通信系统。在实际应用中为了提高直接数字频率合成器的频率分辨率，通常需要32比特以上的相位累加器。同时，为了提高输出频率范围，要求提高相位累加器的工作频率。由于相位累加器的进位链是关键路径，成为相位累加器的速度瓶颈。因此大量采用流水线、并行运算等结构，以提高相位累加器的工作速度。跳频通信要求直接数字频率合成器具有连续相位功能，这就要求在频率切换时相位累加器的频率控制字以流水线方式工作。

为了实现这个功能，基于流水线结构的相位累加器由频率控制字延时模块和累加器模块组成，如图1所示M级L比特累加器构成N比特流水线结构相位累加器。其中频率控制字延时模块由D触发器组成；累加器模块由M个比特数相等的累加器子模块级联而成，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。在直接数字频率合成器中，相位累加器的低位输出被舍弃，只保留高位累加结果，图1中N比特相位累加器中只有高位L+K比特经过K个D触发器(KDFFs)被保留下来。图1中所有D触发器在同一个时钟下工作。

基于流水线结构的相位累加器可以有效提高工作速度的原理在于，M个累加器子模块同时工作，各级累加器的输入由经本级D触发器组成的延时单元对输入频率控制字延时后得到，各级相位累加器子模块的进位输出到D触发器进行锁存，在下一个时钟周期作为下一级流水线累加器子模块的进位输入。如此一来，一个长进位链被分割为M个短进位链，相位累加器工作速度也提高了M倍。为了保证各级相位累加器的输入正确无误，延时电路中所用D触发器数量为N×(M+1)/2，其中N为相位累加器的位宽，M为流水线级数。对于32比特的相位累加器，采用8级4比特的流水线结构，总共需要144个D触发器。采用更多级数的流水线结构，所需的D触发器数量更多。大量的D触发器，增加时钟设计难度的同时大幅增加电路的功耗。

发明内容

(一)要解决的技术问题

有鉴于此，本发明主要目的在于克服传统流水线结构相位累加器的缺点，提出一种应用于直接数字频率合成器的低功耗流水线结构的相位累加器。

(二)技术方案

为了达到上述目的，本发明提供了一种低功耗流水线结构的相位累加器，该相位累加器包括频率控制字延时单元和累加器单元，且该频率控制字延时单元的输出端连接于该累加器单元的输入端，其中：频率控制字延时单元，用于将输入的频率控制字进行延时之后，送到该累加器单元；累加器单元，用于以流水线方式将接收的频率控制字进行累加，并经过延时之后输出累加结果。

上述方案中，该相位累加器是由M个长度为L比特的累加器构成的N比特累加器，对于该N比特相位累加器，采用M级流水线结构，每一级流水线L比特，相邻两级流水线之间的延时相差一个时钟周期，其中N、M、L均为自然数。

上述方案中，所述频率控制字延时单元由N+M+1个D触发器单元构成，延时的长短由D触发器单元的时钟控制。

上述方案中，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每位频率控制字经过一个D触发器锁存后输出，且将这N个D触发器从高位到低位分为M组，每组L个D触发器的时钟由一个时钟信号控制；M个时钟信号由M+1个级联而成的D触发器产生，其中一个D触发器具有复位功能；这M+1个D触发器的时钟与累加器单元的时钟相同。

上述方案中，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每组L比特频率控制字分别与L比特D触发器单元(220、221、222、223)的输入端相连接，每个L比特D触发器单元(220、221、222、223)的时钟端分别与一个时钟信号相接；对于M级流水线相位累加器，M个D触发器单元需要M个时钟信号，且相邻级时钟信号相差一个周期。

上述方案中，所述累加器单元由M个比特数相等的累加器子模块级联而成，用于完成对经过延时之后的M组共N比特频率控制字的累加，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。