[发明专利]掺杂区的制作方法

说明书

技术领域

本发明有关一种掺杂区的制作方法，特别是一种环绕沟槽底面的掺杂区的制作方法。

背景技术

为增进集成电路的运作速度且同时符合消费者对于微型化电子装置的需求，运用于半导体装置的晶体管的尺寸持续缩减。由于晶体管的尺寸缩小，晶体管的电子信道区的长度亦随之减少，因此将可能造成晶体管发生严重的短信道效应，以及晶体管的开启电流(ON current)的降低。

为解决上述问题，公知技术中包括增加电子信道区的掺杂浓度的作法，然而，此作法将引起漏电流的增加，而不利于半导体装置的可靠度。另一种作法是设置垂直晶体管，例如：形成垂直晶体管在半导体基底中，此作法可改善集成电路的运作速度以及积集度(integration)，且减缓短信道效应。垂直晶体管的掺杂区的形成需对凹入式沟槽进行离子注入工艺，随着凹入式沟槽的尺寸缩小，掺杂剂在接触凹入式沟槽的底面时容易发生散射，而无法直接穿过沟槽形成预期的掺杂剂浓度分布轮廓，因此，常见多个垂直晶体管的掺杂区具有不同的掺杂剂浓度分布轮廓，也就是说，多个垂直晶体管的电性表现有所差异。

因此，如何改善各垂直晶体管之间的掺杂区的掺杂剂浓度分布轮廓的一致性实为相关技术者所欲改进的课题。

发明内容

有鉴于此，本发明公开一种掺杂区的制作方法，可以解决上述的各垂直晶体管之间的掺杂剂浓度分布轮廓不同的问题。

根据本发明的一优选实施例，本发明提供一种半导体装置的制作方法，包括：首先，提供半导体基底，且半导体基体包括至少一沟槽。接着，形成介电层完全覆盖沟槽以及形成保护层部分覆盖沟槽，且介电层位于保护层以及沟槽之间。然后，在沟槽中形成含掺杂剂的导电层以及进行退火工艺。

本发明在沟槽中形成含掺杂剂的导电层后，进行退火工艺，使导电层的掺杂剂扩散至半导体基底中，且在未被保护层覆盖的沟槽的周围形成掺杂区，以避免掺杂剂直接碰撞沟槽底面发生散射，影响掺杂剂浓度分布轮廓，有助于在多个沟槽底部形成相同的掺杂区，降低沟槽结构引起的工艺变异性(process variation)，进一步改善多个半导体装置的电性表现的一致性。

附图说明

图1至图6为根据本发明的第一优选实施例所绘示的掺杂区的制作方法的示意图。

其中，附图标记说明如下：

10    半导体基底    12     沟槽

14    介电层        16     保护层

18    导电层        20     掺杂区

S     侧壁          BS     底面

具体实施方式

图1至图6为根据本发明的第一优选实施例所绘示的掺杂区的制作方法的示意图。如图1所示，首先，提供一半导体基底10，且半导体基底10包括有至少一沟槽12。半导体基底10可包含例如一由硅、砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其它半导体基底材料所构成的基底。形成沟槽12的方法包括下列步骤：例如，进行光刻工艺以形成图案化硬掩模(图未示)于半导体基底10上，然后，将图案化硬掩模作为掩模对半导体基底10进行蚀刻工艺以形成沟槽12。根据本发明的优选实施例，沟槽12可以是凹入式信道(recessed channel)，且具有侧壁S以及弧状底面BS。

如图2所示，形成介电层14于半导体基底10上，且介电层14完全覆盖沟槽12，更详细地说，介电层14覆盖半导体基底10，接触沟槽12的侧壁S以及底面BS，但未填满沟槽12。此外，介电层14可由利用热氧化或沉积等工艺所形成的硅氧化物等绝缘材料所构成。根据本发明的优选实施例，介电层14可以是利用热氧化方式形成的硅氧层。