[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置的制造方法。

背景技术

近年来，半导体器件的高集成化得到发展。在水平面内配置高集成化的多个半导体器件并利用布线将这些半导体器件连接而形成产品时，布线长度增大，由此，有可能导致布线的电阻增大，且布线延迟增大。

因此，提出了使用将半导体器件三维层叠的三维集成技术的方法。在该三维集成技术中，提出了如下所述的方法：将预先形成有集成电路的基板分割成芯片，将通过在分割前进行的合格品判别试验被确认为合格品的芯片筛选出来，层叠在其他基板上，安装为三维层叠体(stacked chip)。

通常，这样的层叠芯片如下述这样进行制造。(1)将切割带或者研磨带(back grinding tape)等粘合片从形成有半导体器件的器件形成面侧粘附在形成有半导体器件的基板上。(2)对在器件形成面粘附有粘合片的基板从与器件形成面相反的一面、即基板的背面进行磨削而减薄到规定的厚度。(3)在粘附于粘合片的状态下对减薄了的基板进行切割加工，分割成单个的芯片，将被分割成单个的芯片的芯片从粘合片取下，将取下的芯片层叠起来。

芯片的层叠是利用如下所述的方法实现的：利用镀Sn、镀Cu等方式使Sn、Cu成膜在形成于芯片的贯通电极上、在该贯通电极上配置焊锡球等，使芯片重叠之后，利用焊剂(flux)等在加热装置内进行还原，在焊锡熔点以上的气氛下进行加压接合。

在使用了这样的三维集成技术的半导体装置的制造方法中，对于配置于芯片并相互连接的贯通电极而言，需要较高的加工精度。另外，需要进行锡焊所使用的焊剂、用于在层叠状态将芯片预定位的接合剂、粘合剂等处理。

专利文献1：日本特开2010-287852公报

专利文献2：日本特开2009-110995公报

专利文献3：日本特开2006-286677公报

发明内容

这样，在以往的半导体装置的制造方法中存在这样的问题：芯片的贯通电极需要较高的加工精度，并且，需要进行焊锡连接、芯片层叠所使用的材料的处理。本发明是为了解决该问题而做成的，其目的在于提供一种能够易于实现在芯片上形成贯通电极、易于实现贯通电极相互间的连接的半导体装置的制造方法。

为了解决上述问题，实施方式的半导体装置的制造方法的特征在于，准备多个半导体基板，该半导体基板形成有用于贯通主表面间的贯通孔，并且在该贯通孔内填充有多孔质导体；以使被填充在上述贯通孔内的多孔质导体的位置对准的方式将上述多个半导体基板层叠起来；将含有颗粒状导体的导体墨导入到层叠起来的上述多个半导体基板的上述多孔质导体中；对层叠起来的上述多个半导体基板进行烧制。

采用本发明，能够提供能够易于实现在芯片上形成贯通电极、易于实现贯通电极相互间的连接的半导体装置的制造方法。

附图说明

图1A是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1B是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1C是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1D是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1E是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1F是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1G是半导体装置的在实施方式的制造方法的工序中的剖视图。

图1H是半导体装置的在实施方式的制造方法的工序中的剖视图。

图2是表示实施方式的制造方法的工序的流程图。

图3A是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3B是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3C是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3D是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3E是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3F是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图3G是半导体装置的在实施方式的制造方法的导通孔形成工序中的剖视图。

图4A是半导体装置的在实施方式的制造方法的支承基板剥离工序中的剖视图。

图4B是半导体装置的在实施方式的制造方法的支承基板剥离工序中的剖视图。

图4C是半导体装置的在实施方式的制造方法的支承基板剥离工序中的剖视图。