[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明总体上涉及半导体领域，更具体地，涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺制造的最小部件(或线))则在减小。这种比例缩小的工艺通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了IC的处理和制造的复杂性，并且对于所实现的这些进步来说，需要IC制造的类似发展。

例如，随着半导体工艺前进到追求更高器件密度、更高性能和更低成本的纳米技术工艺节点，在三维(3D)设计的发展中产生制造和设计的挑战。尽管现有的3D器件以及制造3D器件的方法通常足以用于它们所预期的目的，但是随着器件比例缩小的继续，它们还没有完全在所有方面都满足要求。

发明内容

为解决上述问题，本发明提供了一种半导体器件，包括：衬底；3D结构，设置在衬底的上方；介电层，设置在3D结构的上方；功函数金属群(WFMG)层，设置在介电层的上方；以及栅极结构，设置在WFMG层的上方，其中，栅极结构横贯3D结构并分离3D结构的源极区域和漏极区域，在源极区域和漏极区域之间限定沟道区域，并且其中，栅极结构产生沟道区域中的应力。

其中，衬底选自由体硅和绝缘体上硅(SOI)组成的组中。

其中，栅极结构不作为功函数金属。

其中，半导体器件是PMOS FinFET器件或NMOS FinFET器件中的一个，并且其中，半导体器件包括在集成电路器件中。

其中，沟道区域中的应力是电流流动方向上的压缩应力。

其中，3D结构包括硅锗，栅极结构包括富金属的硅化物，以及其中，沟道区域中的应力是电流流动方向上的拉伸应力。

此外，还提供了一种制造方法，包括：提供衬底；在衬底的上方形成3D结构；在3D结构的一部分的上方形成介电层；在介电层的上方形成功函数金属群(WFMG)层；在WFMG层的上方形成栅极结构，栅极结构分离3D结构的源极区域和漏极区域，其中，在源极区域和漏极区域之间限定沟道区域；以及对栅极结构执行反应工艺，其中，响应于反应工艺，栅极结构的体积发生变化。

该方法还包括：在形成介电层之后以及在形成WFMG层之后，在WFMG层的上方形成伪栅极结构；对包含伪栅极结构的3D结构执行热工艺；以及去除伪栅极结构。

该方法还包括：在形成介电层之后以及在形成WFMG层之前，在介电层的上方形成伪金属层；在伪金属层上形成伪栅极结构；对包含伪栅极结构的3D结构执行热工艺；以及去除伪栅极结构和伪金属层。

该方法还包括：在形成3D结构之后以及在形成介电层之前，在3D结构的一部分的上方形成伪介电层；在伪介电层的上方形成伪栅极结构；对包含伪栅极结构的3D结构执行热工艺；以及去除伪栅极结构和伪介电层。

该方法还包括：在执行反应工艺之前，在栅极结构的上方形成金属层。

其中，栅极结构包括多晶硅，以及其中，反应工艺为退火工艺，以及其中，执行退火工艺，使得金属层能够与包含多晶硅的栅极结构反应，从而形成硅化物。

其中，栅极结构包括金属，以及其中，反应工艺是注入工艺，注入工艺将杂质注入包含金属的栅极结构，从而形成硅化物。

其中，栅极结构的体积发生变化以使其扩张。

其中，栅极结构的体积发生变化以使其收缩。

其中，栅极结构的体积变化产生沟道区域的电流流动方向上的压缩应力或拉伸应力中的一种。

此外，还提供了一种制造FinFET器件的方法，包括：提供半导体衬底；在半导体衬底的上方形成鳍结构；在鳍结构的一部分的上方形成介电层；在介电层的上方形成功函数金属群(WFMG)层；在WFMG层的上方形成包含多晶硅的栅极结构，其中，栅极结构横贯鳍结构，以及其中，栅极结构分离鳍结构的源极区域和漏极区域，在源极区域和漏极区域之间限定沟道区域；在栅极结构的上方形成金属层；对包含多晶硅的栅极结构和金属层进行退火，使得金属层能够与栅极结构的多晶硅反应，从而形成硅化物；以及响应于退火，栅极结构的体积发生变化，使得在沟道区域中产生应力。

该方法还包括：在半导体衬底中形成STI部件；以及去除在退火中没有与栅极结构的多晶硅发生反应的金属层。