[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年5月24日提交的申请号为10-2011-0049239的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种非易失性存储器件及其制造方法。

背景技术

为了实现高集成度，作为非易失性存储器件的NAND快闪存储器包括多个单元，所述多个单元串联耦接以形成单位串。NAND快闪存储器能够取代记忆棒(memory stick)、USB驱动器和硬盘。

在NAND快闪存储器的制造工艺期间，采用自对准浅沟槽隔离(SA-STI)工艺或高级自对准浅沟槽隔离(ASA-STI)工艺来实现元件隔离和形成浮栅。

图1是示出现有非易失性存储器件的图。

参照图1，在衬底11中形成有由多个沟槽12隔离的多个有源区13。在有源区13中的每个上形成有隧道隔离层14，在隧道隔离层14上形成有浮栅15。在沟槽12的每个中掩埋了隔离层16，隔离层16的上表面处于比浮栅15的上表面低的位置。在包括浮栅15和隔离层16的所得结构的整个表面上形成有电介质层17。电介质层17具有包括氧化物17A、氮化物17B和氧化物17C的氧化物-氮化物-氧化物(ONO)结构。在电介质层17上形成有控制栅18。

在图1中，用于隔离多个有源区13的多个沟槽12以相等的间距彼此间隔开。浮栅15的两个侧壁与电介质层17接触，控制栅18形成在浮栅15之上和之间的电介质层17之上。

随着NAND快闪存储器高度集成，20nm级NAND快闪存储器可以采用对称浮栅。更具体而言，如图1所示，间隔S1至间隔S3彼此相等(S1＝S2＝S3)，且浮栅15的两个侧壁都与电介质层17接触。

但是，在现有的非易失性存储器件中，由于浮栅15之间的间隔小，因此难以保证在沉积电介质层17之后要形成控制栅18的物理空间。

为了保证控制栅18的物理空间，可以降低有源区13的临界尺寸(CD)以提高沟槽12的CD以及浮栅15之间的间隔。但是，由于各个浮栅15之间的间隔在尺寸上相等，因此不易于保证所述物理空间。因此，使用浮栅15可能受到限制。

发明内容

本发明的实施例针对一种能够通过非对称地控制浮栅之间的间隔来充分保证要形成控制栅的物理空间的非易失性存储器件及其制造方法。

本发明的另一个实施例针对一种能够保证耦合比的非易失性存储器件及其制造方法。

根据本发明的一个实施例，一种非易失性存储器件包括：浮栅，所述浮栅形成在半导体衬底之上；绝缘体，所述绝缘体形成在浮栅的第一侧壁上；电介质层，所述电介质层形成在浮栅的第二侧壁和上表面上；以及控制栅，所述控制栅形成在电介质层之上。

根据本发明的另一个实施例，一种非易失性存储器件包括：多个浮栅，所述多个浮栅形成在衬底之上并且由交替地设置在所述多个浮栅之间的第一沟槽和第二沟槽而彼此隔离开，其中，第二沟槽具有比第一沟槽小的宽度；第一隔离层，所述第一隔离层部分地间隙填充第一沟槽；第二隔离层，所述第二隔离层间隙填充第二沟槽；电介质层，所述电介质层形成在包括第一隔离层和第二隔离层以及浮栅的半导体衬底的整个表面上；以及控制栅，所述控制栅形成在电介质层之上以间隙填充第一沟槽。

根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在半导体衬底之上形成多个第一导电层图案，使得第一导电层图案由交替地设置在所述多个第一导电层图案之间的第一沟槽和第二沟槽而彼此隔离开，其中，第二沟槽具有比第一沟槽小的宽度；形成部分地间隙填充第一沟槽的第一隔离层和间隙填充第二沟槽的第二隔离层；通过刻蚀第一导电图案形成多个浮栅；在包括第一隔离层和第二隔离层以及浮栅的所得结构的整个表面之上形成电介质层；在电介质层之上形成第二导电层；以及通过刻蚀第二导电层形成控制栅。