[发明专利]具有PMOS-NMOS-PMOS-NMOS结构的4晶体管非易失性存储器单元

权利要求书

1.一种非易失性存储器即NVM单元结构，其包括：

PMOS编程晶体管，其具有源区电极、漏区电极和体区电极，以及连接到数据存储节点的栅极；

NMOS控制晶体管，其具有公共连接以接收控制电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；

PMOS擦除晶体管，其具有公共连接以接收擦除电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；以及

NMOS读晶体管，其具有源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极。

2.一种编程非易失性存储器即NVM单元的方法，所述NVM单元包括PMOS编程晶体管、NMOS控制晶体管、PMOS擦除晶体管和NMOS读晶体管，其中，所述PMOS编程晶体管具有源区电极、漏区电极和体区电极，以及连接到数据存储节点的栅极；所述NMOS控制晶体管具有公共连接以接收控制电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；所述PMOS擦除晶体管具有公共连接以接收擦除电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；所述NMOS读晶体管具有源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极，所述NVM单元编程方法包括：

将所有电极设置为0V；

将所述NMOS读晶体管的源极和漏极设置为抑制电压；

将所述PMOS编程晶体管的源极和漏极设置为0V；

将所述PMOS编程晶体管的体区电极设置为所述抑制电压或0V；

将所述NMOS读晶体管的体区电极设置为0V或所述抑制电压；

对于预定的编程时间，所述控制电压从0V斜升到预定的最大控制电压，并且所述擦除电压从0V斜升到预定的最大擦除电压；

所述控制电压从所述最大编程电压斜降到0V，并且所述擦除电压从所述最大擦除电压斜降到0V；以及

将具有所述抑制电压的所有电极返回到0V。

3.根据权利要求2所述的方法，其中所述抑制电压大约是3.3V。

4.根据权利要求2所述的方法，其中所述抑制电压大约是5.0V。

5.一种编程包括多个非易失性存储器即NVM单元的NVM单元阵列行的方法，所述阵列行中的每个NVM单元包括PMOS编程晶体管、NMOS控制晶体管、PMOS擦除晶体管和NMOS读晶体管，其中，所述PMOS编程晶体管具有源区电极、漏区电极和体区电极，以及连接到数据存储节点的栅极；所述NMOS控制晶体管具有公共连接以接收控制电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；所述PMOS擦除晶体管具有公共连接以接收擦除电压的源区电极、漏区电极和体区电极，以及连接到所述数据存储节点的栅极；所述NMOS读晶体管具有源区电极、漏区电极和连接到所述数据存储节点的体区电极，所述NVM单元阵列编程方法包括：

对于所述阵列行中的每个NVM单元，将所有电极设置为0V；

对于所述阵列行中被选中进行编程的每个NVM单元，将所述NMOS读晶体管的源极和漏极设置为抑制电压，将所述PMOS编程晶体管的源极和漏极设置为0V，将所述PMOS编程晶体管的体区电极设置为所述抑制电压或0V，以及将所述NMOS读晶体管的体区电极设置为0V或所述抑制电压；

对于所述阵列行中没有被选中进行编程的每个NVM单元，将所述NMOS读晶体管的源极和漏极以及所述PMOS编程晶体管的源区电极、漏区电极和体区电极设置为所述抑制电压，将所述NMOS读晶体管的体区电极设置为0V或所述抑制电压；

对于预定的编程时间，所述控制电压从0V斜升到预定的最大控制电压，并且所述擦除电压从0V斜升到预定的最大擦除电压；

所述控制电压从所述最大控制电压斜降到0V，并且所述擦除电压从所述最大擦除电压斜降到0V；以及

对于所述阵列行中的每个NVM单元，将具有所述抑制电压的所有电极返回到0V。

6.根据权利要求5所述的方法，其中所述抑制电压大约是3.3V。

7.根据权利要求5所述的方法，其中所述抑制电压大约是5.0V。