[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种具有空气间隙(Air Gap)的半导体结构及其形成方法。

背景技术

为了将源/漏极引出，需要在源/漏极上制作金属连线。连线之间的寄生电容(Parasitic Capacitance)不利于降低信号传输RC延迟(Resistance Capacitance Delay)，对此，普遍采用的一种方法是通过在金属连线之间形成具有低介电常数(K)的介质层来减小寄生电容。

现有技术中的半导体结构的形成方法包括：

请参考图1，提供半导体衬底100；形成覆盖所述半导体衬底100的栅介质材料层101’；形成覆盖所述栅介质材料层101’的栅电极材料层103’；形成位于所述栅电极材料层103’表面的光刻胶层105，并对所述光刻胶层105进行图形化，定义出栅极结构的形状。

请参考图2，以所述图形化的光刻胶层105为掩膜，刻蚀所述栅电极材料层103’和栅介质材料层101’，形成栅极结构，所述栅极结构包括栅介质层101和栅电极103；在所述半导体衬底100中形成源/漏极(未示出)。

请参考图3，去除所述图形化的光刻胶层，形成覆盖所述栅极结构以及所述半导体衬底100的介质层107。

请参考图4，在所述介质层107中形成分别与所述栅电极103以及所述源/漏极接触的通孔109。

请参考图5，在所述通孔109中填充金属材料，形成金属连线111。

更多形成金属连线的信息请参考申请号为200810035095.5的中国专利申请文件。

然而，随着器件尺寸的变小，金属连线之间的距离也在变小，现有的低K介质层已经不能有效地降低寄生电容，从而不利于减小RC延迟。

因此，需要一种半导体结构及其形成方法，在金属连线之间形成具有更低的K值的结构，从而降低寄生电容，有利于减小RC延迟。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，在金属连线之间形成具有更低的K值的结构，从而降低寄生电容，有利于减小RC延迟。

为解决上述问题，本发明的实施例提供一种半导体结构，包括：半导体衬底；栅极结构，位于所述半导体衬底上，所述栅极结构两侧的所述半导体衬底中具有源/漏极；以及金属连线，用于将所述源/漏极引出，其特征在于，引出所述源极或所述漏极的金属连线分别与所述栅极结构之间具有空气间隙。

可选地，所述空气间隙的宽度范围是50埃至200埃。

可选地，所述金属连线的宽度范围是20纳米至150纳米。

为解决上述问题，本发明的实施例还提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构；在所述栅极结构的顶面和侧壁上、以及所述半导体衬底上形成阻挡层；在所述栅极结构两侧的所述阻挡层上形成第一层间介质层；在所述栅极结构两侧形成第一金属连线；以及去除所述阻挡层，在所述栅极结构两侧形成空气间隙。

可选地，去除所述阻挡层的工艺包括：利用干法刻蚀去除所述栅极结构顶面及侧壁上的所述阻挡层，所述干法刻蚀工艺对所述阻挡层的刻蚀率相对于对所述栅极结构、所述第一层间介质层或所述半导体衬底的任一刻蚀率的选择比大于等于10。

可选地，所述干法刻蚀工艺采用CH₂F₂或CH₃F等作为刻蚀气体。

可选地，去除所述阻挡层的工艺包括：利用湿法刻蚀去除所述栅极结构顶面及侧壁上，以及所述半导体衬底上的所述阻挡层，所述湿法刻蚀工艺对所述阻挡层的刻蚀率相对于对所述栅极结构、所述第一层间介质层、所述半导体衬底或所述第一金属连线的任一刻蚀率的选择比大于等于10。

可选地，所述湿法刻蚀工艺使用磷酸作为刻蚀剂。

可选地，形成所述第一金属连线的工艺包括：以位于所述半导体衬底上的所述阻挡层作为刻蚀停止层，刻蚀所述第一层间介质层，形成第一通孔；进一步刻蚀所述第一通孔底部的所述阻挡层，直至暴露所述半导体衬底；以及在所述第一通孔中填充金属材料，形成所述第一金属连线。