[发明专利]三维封装方法以及封装体

说明书

技术领域

本发明涉及半导体封装领域，尤其涉及一种三维封装方法以及封装体。

背景技术

未来电子系统将需要满足如下几个方面日益提出的要求：体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加衬底材料利用率的优点。

先进的三维封装技术要求芯片的厚度不断减薄，已制作器件的半导体衬底背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀在半导体衬底背面减薄工艺中获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。以硅衬底为例，目前，直径200mm的已制作器件的硅衬底可以被减薄至0.12-0.15mm，直径300mm硅衬底要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片后研磨等技术。该项技术今后的发展趋势是减薄至0.05mm以下的厚度。硅衬底上电路层的有效厚度一般为5-10μm，为保证其功能，并有一定的支撑厚度，硅衬底减薄的极限厚度为20-30μm。目前市场上直径300mm的硅衬底的平均厚度为775μm，直径200mm的硅衬底的平均厚度为725μm，如此厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度，因此，在电路层制作完成后，需要对其进行背面减薄，衬底越薄，其柔韧性越好，受外力冲击引起的应力也越小。

但是目前的三维封装工艺中，现有的减薄技术很难在将被减薄的衬底减薄到50μm的同时也能够满足光刻对平整度要求。

因此，目前的集成电路制造领域需要一种可以降低被减薄的衬底的厚度，而且可以提高表面的平整度的三维封装技术。

发明内容

本发明所要解决的技术问题是，提供一种三维封装方法以及封装体，可以降低被减薄的衬底的厚度的同时保证衬底表面的平整度。

为了解决上述问题，本发明提供了一种三维封装方法，包括如下步骤：提供半导体衬底和支撑衬底，所述半导体衬底依次包括支撑层、支撑层表面的重掺杂层以及重掺杂层表面的器件层，所述器件层中包含至少一半导体器件；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；采用自停止腐蚀工艺去除所述半导体衬底中的支撑层和重掺杂层；在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。

作为可选的技术方案，所述半导体衬底采用如下步骤形成：提供半导体衬底；将掺杂元素注入至半导体衬底中，形成重掺杂层，并同时在半导体衬底的表面分离出器件层；在器件层中制作至少一半导体器件。

作为可选的技术方案，所述半导体衬底的材料为单晶硅，所述重掺杂层中的掺杂元素为硼。

作为可选的技术方案，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。

作为可选的技术方案，所述导电填充物为金属。

作为可选的技术方案，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。

作为可选的技术方案，所述支撑衬底中预先制备有完整的集成电路结构或者单管。

本发明还提供了一种采用上述方法形成的封装体，依次包括支撑衬底、支撑衬底表面的绝缘层、以及绝缘层表面的器件层，所述器件层中包含至少一半导体器件，所述器件层中具有多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘，所述贯孔中填充有导电填充物。

作为可选的技术方案，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。

作为可选的技术方案，所述导电填充物为金属。

作为可选的技术方案，所述半导体衬底的材料为单晶硅，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。

本发明的优点在于，通过在器件层下方形成重掺杂层，并在贴合后采用自停止腐蚀工艺去除重掺杂层，可以在降低被减薄的衬底的厚度的同时保证衬底表面的平整度。

附图说明

附图1所示是本具体实施方式所述方法的步骤流程图。

附图2A至附图2H所示是本具体实施方式所述方法的工艺示意图。

具体实施方式

下面结合附图对本发明提供的三维封装方法以及封装体的具体实施方式做详细说明。