[发明专利]高压超结MOSFET结构及P型漂移区形成方法

说明书

技术领域

本发明属于功率半导体器件制造领域，尤其涉及一种超结MOSFET的P型漂移区的形成方法以及一种形成有P型漂移区的超结MOSFET结构。

背景技术

功率半导体器件总是不断朝着大的功率控制容量(高压大电流)和高速方向发展。功率集成电路中的高压MOS器件中，由于垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)兼具双极晶体管和普通MOS器件的优点，无论是开关应用还是线性应用，VDMOS都是理想的功率器件。

导通电阻(RON)是衡量VDMOS性能的重要指标。按照导电沟道相对于硅片表面的方向不同，VDMOS技术大致可分成平面型(Planar)和沟槽型(Trench)两大类。由于平面型技术受外延电阻率的影响，对于高压产品其击穿电压(VBR)与导通电阻的关系近似2.5次方的指数关系，导通电阻很难做的很小，虽然可以通过增减元胞数量以减少导通电阻，但势必增大芯片面积，由于最终受限于由栅电容决定的开关损耗，因此，VDMOS器件设计需要折衷考虑导通电阻和开关损耗，以及对外延层厚度、掺杂浓度、元胞结构、栅氧厚度、面积等参数进行优化，也只能获得导通电阻相对较小的产品；而沟槽技术虽然能够有效降低产品的导通电阻，并且具有较大电流处理能力，但由于沟槽型VDMOS器件结构的特点，即沟槽底部拐点区域固有的电场集中效应，使得其在击穿电压上的承受能力较小，主要应用于数十伏的低压领域。

现在为了解决高压MOS器件中导通电阻过大的问题，现以比较通用的一种超结MOSFET器件为例，可见参见图1：

该超结MOSFET器件在原来常规MOSFET结构中增加P型漂移(P-drift)区106的制造工艺，所述P-drift区为柱形，因此，所述P-drift区与岛间漂移区(P-body)108相连并贯穿整个N-外延层102，采用此结构N-外延层102的浓度可以提高一个数量级，从而使N-外延层102的导通电阻明显降低。当器件处于导通状态时，电子从源极110经反型层沟道114、通过N-外延层102到达漏极112，此时，形成的高压MOSFET的导通电阻由N+扩散阱118、P-body以及P-drift之间的N型外延层102等多个电阻串联组成，而在多个电阻串联组成的导通电阻中，所述N-外延层102电阻的贡献率高达90％以上，因此，超结MOSFET器件的导通电阻也明显降低，从而使击穿电压与导通电阻的关系由原来近似2.5次方的指数关系变为近似线性关系；当器件处于阻断状态时，使N-外延层102与所述P-drift区106之间形成的PN结116处于反偏状态，随着反向电压的增大耗尽区也逐渐展宽，最终导致整个N-外延层102完全耗尽，此时阻断电压不仅建立力了纵向电场，而且建立了横向电场，所述P-drift区106与所述N-外延层102的电荷相互补偿，形成耐压支持层，通过改变所述P-drift区106与所述N-外延层102的宽度，可以在不改变N-外延层掺杂浓度的情况下，调整击穿电压。

然而，现有许多形成所述P型漂移区的工艺，主要为多层外延多层注入技术、深沟槽填埋技术、高能离子注入技术等。对于600V以上高压产品，多层外延多次注入技术至少要分别进行6次以上外延和注入，参见图2，形成外延层202，并在所述外延层202上形成P型漂移区204，因此，多层外延多次注入技术工艺复杂成本过高；而深沟槽填埋技术至少需要刻蚀50um以上的沟槽，工艺难度大；同样高能离子注入技术，需要特殊的离子屏蔽技术，不易实现。

为了解决上述问题，需要在现有的超结MOSFET中的P型漂移区形成工艺的基础上形成具有导通电阻小、击穿电压承受能力大的功率器件，促使高压MOS器件的广泛应用。另一方面，在实际的实施过程中仍然存在问题，亟待引进能有效改善上述缺陷的新方法，以解决现有的P型漂移区形成的成本高、工艺复杂的最主要的问题。

发明内容

本发明所要解决的技术问题是提供一种高压超结MOSFET的P型漂移区形成方法，通过采用外延与沟槽相结合技术，在显著降低导通电阻和提高击穿电压的基础上，即简化了工艺又降低了工艺的难度，适宜批量生成。

为解决上述问题，本发明提出的一种高压超结MOSFET的P型漂移区形成方法，包括如下步骤：

提供半导体衬底，在所述半导体衬底上生长第一N型外延层；

向所述第一N型外延层进行硼离子注入，形成硼注入区；

在已注入离子的第一N型外延层上由下至上依次生长第二N型外延层和氧化膜；

依次蚀刻氧化膜、第二N型外延层，在对应于硼注入区部位形成沟槽，蚀刻停止在所述第一N型外延层上；