[发明专利]布局图形校正方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种布局图形校正方法。

背景技术

在半导体制造过程中，光刻工艺处于中心地位，是集成电路生产中最重要的工艺步骤。随着半导体制造技术的发展，特征尺寸越来越小，对光刻工艺技术中分辨率的要求就越来越高。光刻分辨率是指通过光刻机在硅片表面能曝光的最小特征尺寸(critical dimension，CD)，是光刻技术中重要的性能指标之一。

为了实现微小的CD，必须使光掩模版上更加精细的图像聚焦在光刻胶上，并且必须增强光刻分辨率，以制造接近光掩模版工艺中光刻分辨率极限的半导体器件。分辨率增强技术包括利用短波长光源、相移掩模方法、利用轴外照射(OAI，Off-Axis Illumination)的方法等。理论上讲，在利用OAI的情况下，分辨率大约比利用传统照射时的分辨率高约1.5倍，并且能够增强聚焦深度(DOF，depth of focus)。通过OAI技术，由光学系统印制在半导体衬底上的器件的CD的最小空间周期可以被进一步缩短，但是会产生光学邻近效应(OPE，Optical Proximity Effect)。

为了消除光学邻近效应的影响，实际的光掩膜版上的图形与所希望得到的光刻图形并不相同，光掩膜版上的图形经过光学邻近校正(OPC，Optical Proximity Correction)处理。此外随着特征尺寸进入90nm以及更小范围，掩膜版上的图形的线宽甚至只有光波长的1/3，除上述必要的光学邻近校正处理以外，通常还需要在曝光图形的周围辅以设置次分辨率辅助图形(SRAF，Sub-resolution assistant feature)。这些次分辨率辅助图形仅设置于光刻掩膜版上，在实际曝光后其图形并不会转移至半导体器件，仅仅起到增加邻近曝光图形的聚焦深度，提高曝光精确度的作用。

图1～图4为现有技术中对布局图形进行光学邻近校正方法的示意图，参考图1，提供布局通孔图形11，在图1所示的版图中，具有多个布局通孔图形11，该多个布局通孔图形11的排布位置根据电路设计而定，图中只是起示意作用，该布局通孔图形11是希望在光刻胶上形成的图形。参考图2，在布局通孔图形11的周边添加次分辨率辅助图形12。参考图3，对布局通孔图形11各边进行分割，将布局通孔图形11分割成多个分割边111，在布局通孔图形11的特征尺寸为70nm时，布局通孔图形11的四个顶点111为分割点，布局通孔图形的四个边分别为一个分割边，图3中仅显示了图2中方框13区域的图形，并为了清楚显示对该区域内的图形进行了放大。参考图4，将布局通孔图形11进行分割后，对各个分割边进行光学邻近校正，光学邻近校正的迭代次数为30次，形成校正通孔图形14。图4中仅显示了图3中椭圆虚线区域的图形，并为了清楚显示对该区域内的图形进行了放大。

在将校正通孔图形14写入掩膜版，以具有该校正通孔图形14的掩膜板为掩膜在介质层中形成通孔时，发现各个通孔的特征尺寸、位置以及形状会与实际情况发生偏差，有的通孔的位置会发生偏移。例如，图5为显示4所示的两个校正通孔图形14形成在介质层中的示意图，其中，图5所示的两虚线方框表示实际期望形成的图形，两个校正通孔图形14在介质层中形成通孔161、162，其中通孔161的特征尺寸和形状均基本符合实际通孔图形，而通孔162的位置与实际通孔图形相差较大。现有技术的光学邻近校正方法较难控制实际形成的通孔的特征尺寸、形状、位置。

现有技术中有许多关于光学邻近校正的方法，例如2002年1月3日公开的公开号为“2002/0001758A1”公开的美国专利申请文件，然而均没有解决以上技术问题。

发明内容

本发明解决的问题是现有技术的布局图形校正方法，较难控制实际形成的通孔的特征尺寸、形状、位置。

为解决上述问题，本发明提供一种光学邻近校正方法，包括：

提供布局图形；

对所述布局图形各边进行第一分割；

对第一分割后的分割边进行第一光学邻近校正，得到布局中间图形，所述布局中间图形模拟形成的实际图形与目标图形之间存在预定误差；

对所述布局中间图形各边进行第二分割；

对第二分割后的分割边进行第二光学邻近校正，得到布局校正图形。

可选的，所述预定误差为所述布局图形模拟形成的实际图形与目标图形的误差的10％～20％。

可选的，所述第一光学邻近校正、第二光学邻近的参数包括：迭代次数，所述迭代次数为对分割边进行移动的次数。