[发明专利]一种成长无缝填充非晶硅沟槽的方法

说明书

技术领域

本发明涉及一种填充非晶硅沟槽的方法，特别是涉及一种成长无缝填充非晶硅沟槽的方法。

背景技术

在半导体各类器件结构中，沟槽式晶闸管由于其特殊的通道特性和电学特征被广泛运用于各类功率器件，随着终端客户对器件的性能要求的提升，器件所需要的沟槽愈来愈深，填充深沟槽以形成非晶硅晶闸已经成为业内难题。

目前业内成长非晶硅的方式主要有炉管LPCVD(low pressure chemical vapor deposition，低压化学气相沉积)和外延CVD(Chemical Vapor Deposition，化学气相沉积)两种，相对外延式非晶硅，炉管具有掺杂容易控制、成本低、产量高等优点，被大量运用于非晶硅的成长。炉管LPCVD方式的工艺流程图如图1所示，虽然具有良好的阶梯覆盖能力，但其本身填空能力不足，填充深沟槽时不可避免的存在明显缝隙(如图2所示)，不利于器件性能提升。

发明内容

本发明要解决的技术问题是提供一种成长无缝填充非晶硅沟槽的方法，该方法能避免以炉管LPCVD方式填充沟槽时存在的缝隙，提升半导体器件的性能。

为解决上述技术问题，本发明的成长无缝填充非晶硅沟槽的方法，是通过炉管LPCVD成膜外加后续高温炉管热处理，以形成现成无缝填充非晶硅沟槽。

上述方法，其具体步骤包括：

(1)于LPCVD炉管完成沟槽的非晶硅沉积反应，其中，沉积温度为450～700℃，优选530℃，沉积压力为10～1000帕，优选25帕；

(2)对已经存在缝隙的非晶硅填充沟槽进行热处理反应，其中，热处理温度为700～1200℃，优选900℃，热处理时间为10分钟～100小时，优选3小时，热处理的反应保护性气体包括各类非氧化气体，优选氮气，其气体流量为0.2～100LM(升/分钟)，热处理的反应机型，包括：炉管、Chamber式热处理机型，优选炉管。

所述沉积反应与热处理反应，在同一机型完成，或分开到不同的机型进行。

所述热处理反应能一步完成，或分多步进行，多步进行时不同步之间能设定不同的反应温度、时间和气体流量。

本发明通过对于LPCVD炉管沉积的非晶硅填充沟槽进行热处理，消除沟槽存在的填充缝隙，形成无缝隙填充的沟槽，提升半导体器件的性能和可靠性。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有的以炉管LPCVD方式成长非晶硅的工艺流程图，其中，A为待填充的沟槽，B为经炉管LPCVD沉积非晶硅，以填充沟槽，C为经炉管LPCVD阶梯覆盖填充沟槽后，沟槽存在明显缝隙；

图2是现有的以炉管LPCVD方式成长非晶硅后，沟槽存在明显缝隙的SEM(扫描电子显微镜)图；其中，B为A图的局部放大图；

图3是本发明的工艺流程图，其中，A为待填充的沟槽，B为经炉管LPCVD沉积非晶硅，以填充沟槽，C为经炉管LPCVD阶梯覆盖填充沟槽后，沟槽存在明显缝隙，D为经热处理后原来明显的缝隙转化为一个处于沟槽较深位置的小的空洞；

图4是经本发明的热处理后，原来存在的明显缝隙转变为小的空洞的SEM图。

具体实施方式

本发明的成长无缝填充非晶硅沟槽的方法，是通过炉管LPCVD成膜外加后续高温炉管热处理，以形成现成无缝填充非晶硅沟槽，其流程图如图3所示，其具体步骤包括：

(1)先于LPCVD炉管完成晶闸管沟槽的非晶硅的沉积反应，其中，沉积温度为450～700℃，沉积压力为10～1000帕；

本步骤中，通过合理化沉积过程参数的设定，即沉积温度和沉积压力的设定，如可设定较低的沉积温度(如530℃)和压力(如25帕)，该步骤能降低沉积速率，使得反应产物有足够时间进行排列，推迟沟槽封口的时机，尽可能减少中间缝隙宽度。

(2)对已经存在较小缝隙的非晶硅填充沟槽进行热处理，以形成现成无缝填充非晶硅沟槽。其中，热处理温度为700～1200℃，热处理时间为10分钟～100小时，热处理的反应保护性气体涵盖各类非氧化气体，其气体流量为0.2～100LM(升/分钟)，热处理的反应机型，可为炉管或Chamber式热处理机型，如一般可选炉管。因此，本方法中的沉积反应与热处理反应，可在同一机型完成，也可分开到不同的机型进行。另外，该热处理反应可一步完成，也可分多步进行；当多步进行时，不同步之间能设定不同的反应温度、时间和气体流量。

本发明中，如可设定较高的热处理温度(比如900℃)，于保护性气体(比如氮气)的环境进行较长时间(比如3小时)的热处理。本发明通过热处理的过程，前一阶段沉积的非晶硅将发生变化，晶格进行重排，由非晶向多晶转变。多晶硅里面存在的规则排列的单晶格相对非晶格占用较小的晶格空间，导致沟槽沉积的多晶硅缝隙向水平方向拉伸，向下压缩，最终使得原来明显的缝隙转化为一个处于沟槽较深位置的一个小的空洞(如图4所示)，可以有效避免后续回刻工艺打开缝隙，将残胶、残液带入缝隙的风险，同时提升半导体器件性能和可靠性。