[发明专利]交替排列的P型和N型半导体薄层的制备方法

说明书

技术领域

本发明涉及半导体制造工艺，特别是涉及超级结MOSFEFT耗尽区的交替排列的P型和N型半导体薄层的制备方法。

背景技术

超级结MOSFET的耗尽区为交替排列的P型和N型半导体层，相对于传统的MOSFET，其击穿电压受外延层掺杂浓度的影响较小，利用P型和N型半导体薄层在截至状态下的相互耗尽，可以获得较高的击穿电压。但交替排列的P型和N型半导体薄层的制造比较困难，目前基本上分为两大类：一是多层外延加注入扩散；二是厚外延生长加深沟槽刻蚀与填充。第二类制造工艺比第一类更困难，但成本比第一类工艺低。

对于第一类制造工艺，又可以细分为两种：

第一种如图1所示，其第一半导体层2的掺杂介质由硅外延原位掺杂形成，第二掺杂介质3则通过注入和扩散形成。具体工艺步骤包括：步骤1，在半导体衬底1上生长第一半导体层2，图1(1)；步骤2，在预定窗口上进行第二掺杂介质3注入，图1(2)；步骤3，重复步骤1和步骤2，直至半导体层的总厚度达到预定厚度，图1(3)～(n-1)；步骤4，最后进行第二掺杂介质3扩散，图1(n)。

第二种如图2所示，其P型和N型柱层都由掺杂介质注入和扩散来形成。具体工艺步骤包括：步骤1，第三半导体层6生长，图2(1)，但此第三半导体层6非掺杂或具有较低的掺杂浓度；步骤2，在第一预定窗口上进行第一掺杂介质7注入，在第二预定窗口上进行第二掺杂介质8注入，图2(2)；步骤3，重复步骤1和2，直至半导体层的总厚度达到预定厚度，图2(n-1)；步骤4，最后进行掺杂介质扩散，图2(n)。

对比这两种制造工艺，第一种成本较第二种低，但工艺控制比较难，因为硅外延原位掺杂而形成的杂质浓度的精度很难满足工艺的需求，从而导致生长的不稳定性；而第二种掺杂介质浓度都是由注入来完成，故精度比较高，但成本也高，所以寻找工艺稳定性好且成本不高的工艺仍有意义。

发明内容

本发明要解决的技术问题是提供一种交替排列的P型和N型半导体薄层的制备方法，它工艺稳定性好，且制造成本低。

为解决上述技术问题，本发明的交替排列的P型和N型半导体薄层的制备方法，包括以下步骤：

1)在硅衬底上形成半导体层；

2)打开预定窗口，并在同一窗口上对所述半导体层进行P型和N型掺杂介质注入；

3)重复步骤1)和2)，直至半导体层的总厚度达到预定厚度；

4)对P型和N型掺杂介质进行扩散。

步骤1)中，所述半导体层非掺杂或具有较低的掺杂浓度(即该半导体层中的P型或N型杂质的浓度与后续注入并扩散的P型或N型掺杂介质的浓度相比很低，因此可以忽略)。

所述P型掺杂介质为硼；所述N型掺杂介质为磷、砷、锑中的至少一种。

本发明通过在同一位置进行P型和N型掺杂介质的注入，提高了超级结耗尽区结构的工艺稳定性，解决了外延工艺填充深沟槽后所产生的空洞缺陷问题；同时还降低了制造成本。

附图说明

图1是现有的交替排列的P型和N型半导体薄层的一种制造方法示意图；

图2是现有的交替排列的P型和N型半导体薄层的另一种制造方法示意图；

图3是本发明的交替排列的P型和N型半导体薄层的制造方法示意图。

图中附图标记说明如下：

1：衬底

2：第一半导体层

3：第二掺杂介质

4：第一半导体柱层

5：第二半导体柱层

6：第三半导体层

7：第一掺杂介质

8：第二掺杂介质

9：外延层

10：N型掺杂介质

11：P型掺杂介质

12：N型半导体柱层

13：P型半导体柱层

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：

1)在高掺杂的N型(本实施例掺杂As)硅衬底1上生长本征硅外延层9，如图3(1)所示。该硅外延层9的电阻率在30欧姆.厘米以上，厚度为2～15微米(本实施例中，厚度在7微米左右)。

2)以光刻胶为掩模，打开预定窗口，窗口大小为0.5微米；然后，在同一预定窗口上同时进行N型和P型掺杂介质注入(即P型和N型杂质的注入位置相同)，如图3(2)所示。其中，P型掺杂介质11为B(硼)；N型掺杂介质10为P(磷)、As(砷)、Sb(锑)中的至少一种，本实施例中，N型掺杂介质10为As。