[发明专利]在片上系统中使用动态随机存取存储器部件的方法及系统

说明书

本申请是申请日为2007年12月12日、申请号为200710199735.1、发明名称为“在片上系统中使用动态随机存取存储器部件的方法及系统”的发明专利申请的分案申请。

技术领域

本发明主要涉及集成电路(IC)设计，尤其是涉及一种包含核心逻辑电路、存储模块及带有开关电容的模拟电路的片上系统(SoC)设计。

背景技术

在IC工业中，SoC典型地包括数字逻辑电路、存储模块和模拟电路。逻辑电路包含核心晶体管和I/O或外围晶体管。核心晶体管可以是若干个具有薄栅极介电材料的高速晶体管。I/O晶体管可以是若干具有厚栅极介电材料的低速晶体管。存储模块，如DRAM单元阵列，包括许多存储器单元，每一存储器单元典型地包含存取晶体管和存储电容，如金属-绝缘体-金属电容。存取晶体管的栅极介电材料的等效二氧化硅层厚度设计得比核心逻辑晶体管的等效二氧化硅曾厚度要厚，以防止妨碍DRAM单元功能的泄漏电流。存储电容带有0或1的一位信息。当存储电容充有电子时，它代表逻辑1。当存储电容是空的时候，它代表逻辑0。存取晶体管可让控制电路读取或写入电容。由于电容的电流泄漏，控制电路需要通过读取单元然后给它们写入逻辑1而再充电或更新所有带有逻辑1的电容。这种更新操作每一秒内自动发生数千次。当DRAM单元没电时，它们的数据就会消失。模拟电路常包含开关电容电路，该开关电容电路包括两个开关电容、两个开关晶体管和一个运算放大器。为了开关电容电路正常工作，两个开关电容的电容比值需要保持在非常精确的数值上。

按照惯例，尽管模拟开关电容电路的晶体管与制造数字逻辑电路中的晶体管实质上在同一工艺期间制造，但开关电容电路的电容制作过程与存储器单元的存储电容制造过程分开。这将会增加制造成本并降低产率，这在更新颖的半导体工艺技术中，如90nm代，变得日益重要。

而且，常规的开关电容电路的制造工艺以平面方式而不是垂直方式构造开关电容。因此，常规的开关电容体积大，并常占据大块面积。

因此，需要设计一种包含逻辑电路、存储模块及模拟电路的SoC的方法及系统，该SoC有效地利用布线面积，且制造成本低廉。

发明内容

一种片上系统半导体电路，包括：一逻辑电路，该逻辑电路具有一带有一第一栅极介电材料的第一晶体管(核心逻辑晶体管)；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；其中，实质上用制作该存储电容同一的工艺步骤制造该开关电容，因此，该开关电容与该存储电容实质上具有相同的结构，并且每一电容形成于一由电容单元组成的二维阵列中，其中，该阵列的一外行或列包含不用于提供任何功能的电容单元。

然而，可结合附图，从下列具体实施方式中理解本发明操作的结构和方法，及其它的目的和优点。

附图说明

图1是本发明一实施例的开关电容电路图；

图2是显示12英寸晶片上的单元电容分布图；

图3是本发明一实施例的开关电容的金属-绝缘体-金属(MiM)电容结构图；

图4是本发明一实施例的7×7电容阵列图；

图5是显示本发明一实施例的多个电容阵列的中心排列示意图。

具体实施方式

本发明揭示一种在片上系统(SoC)应用中使用嵌入式DRAM单元的方法和系统。一DRAM单元典型地具有至少一存取晶体管和至少一存储电容，该存储电容典型地是高面积效率的电容，如垂直构建的金属-绝缘体-金属(MiM)电容。因为SoC总是具有一DRAM模块，为了降低制造成本和改进面积效率，需要SoC模拟部分的晶体管和电容与存储模块的晶体管和电容用同一工艺形成。