[发明专利]半导体装置及其制造方法

说明书

(相关文献的引用)

本申请以2010年9月21日在先提出的日本专利申请2010-211036号的优先权为基础，且要求其权利，其全部内容通过引用而被包含于此。

技术领域

这里说明的实施方式涉及半导体装置及其制造方法。

背景技术

在功率MOS晶体管或IGBT(Insulated Gate Bipolar Transistor)中，能够实现低导通电阻化、高速化及元件间距的微细化等的沟槽式产品被大量开发。再者，为了降低基板电阻及提高单元器件的集成度，提出了以3维的形式进行器件配置的3维沟槽栅极功率MOS晶体管及IGBT。

但是，在以往以来所提出的3维沟槽栅极功率MOS晶体管结构或3维沟槽栅极IGBT结构中，由于需要起因于3维沟槽栅极的复杂的元件结构的复杂的内部载流子的控制，所以产生了器件的击穿容量下降、ASO(Area of Safe Operation：器件的2次击穿容量)的下降以及阈值电压(Vth)的控制较为困难等问题。

发明内容

本发明提供一种可以提高击穿容量的半导体装置及其制造方法。

根据一个实施方式，半导体装置设置第一槽、第一半导体层、第二半导体层、第三半导体层、第二槽、第四半导体层、第三槽及沟槽栅极。第一槽设置于第一导电型的半导体基板上。第一半导体层是第一导电型，与半导体基板相比杂质浓度更低。第二半导体层是第二导电型。第三半导体层是第一导电型，与第一半导体层相比杂质浓度更高。第一半导体层、第二半导体层及第三半导体层以覆盖第一槽的方式层叠形成。第二槽设置于第三半导体层上，在相对于半导体基板的面垂直的方向上设置为，至少一部分贯通第三半导体层而使第二半导体层露出，在相对于半导体基板的面水平的方向上设置为，至少一部分贯通第三半导体层而使第二半导体层露出。第四半导体层是第二导电型，与第二半导体层相比杂质浓度更高，以覆盖第二槽的方式形成。第三槽与第四半导体层之间及侧面分离地配置而形成，在相对于半导体基板的面垂直的方向上设置为，贯通第三半导体层而使第二半导体层露出，或者贯通第三及第二半导体层而使第一半导体层露出，在相对于半导体基板的面水平的方向上设置为，贯通第二半导体层而一端使第一半导体层露出，或者贯通第二及第一半导体层而一端使半导体基板露出，另一端使第三半导体层露出。沟槽栅极以覆盖第三槽的方式形成，由层叠形成的栅极绝缘膜及栅电极膜构成。

根据其他的实施方式，半导体装置的制造方法具有如下工序。第一工序，在第一导电型的半导体基板上，在相对于半导体基板的面水平的方向上形成具有细长的四方柱形状的第一槽。第二工序，以覆盖第一槽的方式层叠形成与半导体基板相比杂质浓度更低的第一导电型的第一半导体层、第二导电型的第二半导体层及与第一半导体层相比杂质浓度更高的第一导电型的第三半导体层。第三工序，对第三半导体层、第二半导体层及第一半导体层进行平坦研磨，以使半导体基板露出。第四工序，在第三半导体层上形成第二槽，以在相对于半导体基板的面垂直的方向上，至少一部分贯通第三半导体层而使第二半导体层露出，在相对于半导体基板的面水平的方向上，至少一部分贯通第三半导体层而使第二半导体层露出。第五工序，以覆盖第二槽的方式形成与第二半导体层相比杂质浓度更高的第二导电型的第四半导体层。第六工序，对第四半导体层进行平坦研磨，以使半导体基板露出。第七工序，形成第三槽，以在相对于半导体基板的面垂直的方向上，贯通层叠形成的第三及第二半导体层而使第一半导体层露出，在相对于半导体基板的面水平的方向上，贯通第二半导体层，而一端使第一半导体层或半导体基板露出，另一端使第三半导体层露出，和第四半导体层分离。第八工序，以覆盖第三槽的方式形成由栅极绝缘膜及栅电极膜构成的沟槽栅极。

发明的效果

本发明可以提高半导体装置的击穿容量。

附图说明

图1是表示第一实施方式的沟槽功率MOS晶体管的俯视图。

图2是图1的区域1的立体剖面图。

图3是沿着图1的A-A线的剖面图。

图4是说明第一实施方式的沟槽功率MOS晶体管工作时的载流子流动的图。

图5是说明第一实施方式的沟槽功率MOS晶体管击穿时产生的载流子的流动的图。

图6是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图7是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。

图8是表示第一实施方式的沟槽功率MOS晶体管制造工序的剖面图。