[发明专利]超低介电常数薄膜铜互连的制作方法

说明书

技术领域

本发明涉及半导体器件，特别涉及一种超低介电常数薄膜铜互连的制 作方法。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸 不断缩小，芯片面积持续增大，互连引线的延迟时间已经可以与器件门延 迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC (R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线线间电 容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一 步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措 施。

互连之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有 较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连 电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的 铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比 于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的 绝缘介质代替传统的SiO₂介质已成为满足高速芯片的发展的需要。

为了减小金属互连层之间的寄生电容，现有技术有使用低介电常数 (low-k)材料甚至超低介电常数(untra-low-k)材料，而为了降低介电常数， 低介电常数材料和超低介电常数材料一般被做成多孔、疏松的结构。然而 多孔、疏松结构的超低介电常数薄膜在铜互连制作中还存在很多问题，由 于超低介电常数薄膜的松软结构和易渗透性，在芯片制作过程中易受到损 伤，例如，在等离子体刻蚀中、灰化步骤中、溅射淀积势垒层和籽晶层中、 化学机械研磨中，损伤后的超低介电常数薄膜往往化学性能更活跃，易吸 水、易与其他气体反应、易改变电学性能，介电常数增加。

现有技术的超低介电常数薄膜铜互连的制作工艺如图1a-图1c所示， 通常在衬底5上沉积超低介电常数薄膜6，然后在超低介电常数薄膜上采用 双大马士革(Dual Damascene)工艺形成铜互连层7。超低介电常数薄膜6 的多孔松软结构通过紫外线照射涂有成孔剂的介电常数薄膜，介电常数薄 膜排除气体得到。

发明内容

本发明的目的是提供一种超低介电常数薄膜铜互连的制作方法， 以解决现有技术中多孔结构的超低介电常数薄膜因损伤而导致介电常数增 加的问题。

本发明的技术解决方案是一种超低介电常数薄膜铜互连的制作方法， 其包括下列步骤：

在硅片上沉积刻蚀停止层，在刻蚀停止层上沉积超低介电常数薄膜；

通过光刻在超低介电常数薄膜上形成遮蔽图形，然后用紫外线照射超 低介电常数薄膜，在超低介电常数薄膜中除遮蔽图形以下的区域外形成多 孔结构，去除遮蔽图形；

在超低介电常数薄膜上依次沉积氧化物硬模和金属硬模，在金属硬模 上涂覆光刻胶并通过光刻形成通孔和/或沟槽的光刻窗口，刻蚀所述光刻窗 口内的金属硬模，刻蚀停留在氧化物硬模上，去除金属硬模上的光刻胶， 在金属硬模中形成刻蚀窗口，刻蚀所述刻蚀窗口内氧化物硬模、超低介电 常数薄膜及刻蚀停止层，形成通孔和/或沟槽，；

在通孔和/或沟槽内溅射沉积金属势垒层和铜的籽晶层，并采用电镀工 艺填充通孔和/或沟槽，形成铜互连层；

其中所述遮蔽图形与所述光刻窗口的位置对应且所述遮蔽图形的大小 大于或等于所述光刻窗口的大小。

作为优选：所述超低介电常数薄膜的介电常数为2.2-2.8。

作为优选：在通孔和/或沟槽内溅射沉积金属势垒层和铜的籽晶层，并 采用电镀工艺填充通孔和/或沟槽，形成铜互连层步骤中还包括采用平坦化 工艺，除去超低介电常数薄膜上的金属硬模和氧化物硬模。

作为优选：所述平坦化工艺为化学机械研磨。

作为优选：所述超低介电常数薄膜采用CVD工艺沉积。