[发明专利]在半导体基板上形成凹陷阵列元件结构的方法

说明书

技术领域

本发明涉及一种在半导体基板上形成凹陷阵列元件结构的方法，且特别涉及一种利用金属间隙壁以在半导体基板上形成凹陷阵列元件结构的方法。

背景技术

由于结构简单，动态随机存储器(Dynamic Random Access Memories，DRAM)在单位晶片面积内可提供的存储单元数量高于其它种类的存储体，例如静态随机存取存储器(Static Random Access Memories，SRAM)。DRAM由多个存储单元构成，每个存储单元包含一个电容器及一晶体管，电容器用以储存数据，晶体管则耦合于电容器，用以控制/管理电容器的充电/放电。在读取操作时，在确认字元线后开启晶体管，致能的晶体管可容许一感测放大器经由位元线读取电容器的电压。在写入操作时，在确认字元线后，写入的数据预备于字元线上。

为了满足较高储存容量的需求，必须将DRAM的存储单元的尺寸缩小，其可通过数种方式达成：第一种方式通过先进工艺技术缩小DRAM的存储单元的最小尺寸；另一种方式则通过设计具有较小特征尺寸的存储单元。例如，许多市场上DRAM晶片的存储单元尺寸为4F²，其中F代表蚀刻工艺的最小关键尺寸(Critical Dimension，CD)。

参考图1至图9，显示现有4F²存储体单元的凹陷阵列元件结构的制备方法。如图1所示，提供一基材1。请注意，图1为该基材1的俯视图。该基材1包含一半导体基板12、一第一材料14及一中间材料13。该半导体基板12具有多个第一凹陷121及多个中间凹陷122。也即，所述多个第一凹陷121及所述多个中间凹陷122在的前工艺已形成于该半导体基板12上。所述多个中间凹陷122与所述多个第一凹陷121平行，且每一中间凹陷122位于二个第一凹陷121之间。

该第一材料14位于所述多个第一凹陷121内，且该中间材料13位于所述多个中间凹陷122内。也即，该第一材料14及该中间材料13在之前工艺皆已形成。该半导体基板12为一硅基板，且该第一材料14为氧化物。该中间材料13包含一衬层132及一中央氧化物131。通常，该衬层132包含一衬氧化物层及一衬氮化物层。

参考图2及图3，形成一第一覆盖层21于该基材1上以覆盖该半导体基板12、所述多个第一凹陷121及所述多个中间凹陷122。接着，形成一第二覆盖层22于该第一覆盖层21上。接着，形成一第三覆盖层23于该第二覆盖层22上。接着，形成一光阻层24于该第三覆盖层23上。要注意的是，图3为图2中沿着线3-3的剖视图。该第一覆盖层21为多晶硅，该第二覆盖层22为碳，且该第三覆盖层23为氮氧化硅。接着，图案化该光阻层24以形成多个光阻层开口241以曝露部分该第三覆盖层23。

参考图4，根据所述多个光阻层开口241蚀刻该第三覆盖层23、该第二覆盖层22、该第一覆盖层21及该基材1以形成多个第二凹陷31。所述多个第二凹陷31与所述多个第一凹陷121相交。通常，以俯视观，所述多个第二凹陷31垂直于所述多个第一凹陷121。接着，移除该光阻层24、该第三覆盖层23及该第二覆盖层22，而保留该第一覆盖层21。

参考图5及图6，形成一第二材料32于所述多个第二凹陷31内。要注意的是，图6为图5中沿着线6-6的剖视图。该第二材料32包含一衬层322及一中央氧化物321。通常，该衬层322包含一衬氧化物层及一衬氮化物层。

参考图7及图8，移除该第一覆盖层21，使得该第二材料32突出于该基材1。接着，形成多个间隙壁33于突出的第二材料32的侧壁。所述多个间隙壁33为氧化物或氮化物。

参考图9，根据所述多个间隙壁33间的间隙蚀刻该基材1以形成多个第三凹陷34。所述多个第三凹陷34与所述多个第一凹陷121相交且与所述多个第二凹陷31平行。

接着，移除突出的第二材料32及所述多个间隙壁33。最后，形成一第三材料(图中未示)于所述多个第三凹陷34内。该第三材料为氧化物。

上述现有方法的缺点如下所述。由于该基材1包含一半导体基板12(其材质为硅)及一第一材料14(其材质为氧化物)，因此图9的蚀刻步骤必须为一非选择性蚀刻(Non-selective Etching)工艺。然而，当特征尺寸缩小至20nm或更小时，要得到足够的选择比(Selectivity)是很困难的。再者，所述多个间隙壁33(图8)的材质为氧化物或氮化物。所述多个间隙壁33必须很高才能抵抗蚀刻气体。

发明内容