[发明专利]半导体工艺

说明书

技术领域

本发明涉及一种半导体工艺，特别涉及一种在栅极结构侧边的鳍状结构中，蚀刻出至少一凹槽以形成具有六角形剖面结构的外延层的半导体工艺。

背景技术

随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种鳍状场效晶体管元件(Fin-shaped field effect transistor，FinFET)。鳍状场效晶体管元件包含以下几项优点。首先，鳍状场效晶体管元件的工艺能与传统的逻辑元件工艺整合，因此具有相当的工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此亦可增加源极与漏极间的电流量。

现今的鳍状场效晶体管(FinFET)工艺是先形成一栅极结构(例如包含一栅极介电层、一栅极电极位于栅极介电层上、一盖层位于栅极电极上及一间隙壁位于栅极介电层、栅极电极及盖层侧边)于一具有鳍状结构的基底上。然后，在栅极结构侧边的鳍状结构上形成外延层。当然，之后可能再包含移除栅极结构中的间隙壁等其他后续工艺。

就此阶段的鳍状场效晶体管(FinFET)工艺而言，所形成的外延层将会造成后续间隙壁难以清除干净，并且位于栅极结构两侧的外延层的距离较远，造成施加于栅极结构下方的栅极通道应力不足，而限制外延层提升栅极通道的载流子迁移率的能力。

因此，现今产业上亟需一种半导体工艺，特别是指形成鳍状场效晶体管(FinFET)的工艺，其可改善上述外延层的效能。

发明内容

本发明提出一种半导体工艺，可于栅极结构侧边的鳍状结构上蚀刻出至少一凹槽，并在此凹槽中形成一具有六角形剖面结构的外延层，进而可形成一鳍状场效晶体管或三栅极场效晶体管(Tri-gate MOSFET)等的多栅极场效晶体管(Multi-gate MOSFET)的半导体工艺。

本发明提供一种半导体工艺，包含有下述步骤。首先，提供一基底。接着，形成至少一鳍状结构于基底上。接续，形成一氧化层于鳍状结构以外的基底上。之后，形成一栅极覆盖部分氧化层及部分鳍状结构。而后，进行一蚀刻工艺，蚀刻栅极侧边的部分鳍状结构，而于鳍状结构中形成至少一凹槽。然后，进行一外延工艺，以于凹槽中形成一外延层，其中外延层具有一六角形的剖面结构。

基于上述，本发明提供一种半导体工艺，其在栅极结构侧边的鳍状结构中蚀刻出具有特定剖面结构的凹槽。如此，以在凹槽中形成的一具有六角形剖面结构的外延层，因此可改善半导体结构的电性品质。例如，本发明所形成的外延层，可使间隙壁较容易清除；再者，本发明所形成的外延层更易对栅极结构下方的栅极通道施加应力，而能提升栅极通道的载流子迁移率。

附图说明

图1-8绘示本发明一实施例的半导体工艺的立体示意图。

图9绘示图7的半导体工艺沿着AA’方向在平面S以上的剖面示意图。

图10绘示图8的半导体工艺沿着AA’方向在平面S以上的剖面示意图。

附图标记说明

110、212：基底

120、220：鳍状结构

122：垫氧化层

124：氮化层

130：氧化层

140：栅极

142：栅极介电层

144：栅极电极层

146：盖层

148：间隙壁

150：外延层

210：硅覆绝缘基底

214：底氧化层

216：硅层

E1：蚀刻光刻工艺

E2、E4：外延工艺

E3：蚀刻工艺

R：凹槽

S：平面

S1、S2：上表面

具体实施方式

图1-8绘示本发明一实施例的半导体工艺的剖面示意图。图9绘示图7的半导体工艺沿着AA’方向在平面S以上的剖面示意图。图10绘示图8的半导体工艺沿着AA’方向在平面S以上的剖面示意图。本发明可包含适用于硅基底或硅覆绝缘的基底中。