[发明专利]一种半导体通孔开设方法

说明书

技术领域

本发明涉及一种半导体器件制备工艺，尤其涉及一种在制备CMOS半导体器件的硅衬底上开设通孔的方法。

背景技术

在半导体发展工艺中，一个集成电路（integrated circuit，简称IC）往往包括了上百万个电子器件，而随着工艺的发展以及不断提升的应用要求，集成电路向微细化、多层化、平坦化、薄型化发展，而超大规模的集成电路中，仅仅几毫米见方的硅片上集成上万至百万晶体管。

在超大规模集成电路中，金属-氧化物-半导体场效应晶体管（metal oxide semiconductor field effect transistor，简称MOSFET晶体管）是一种应用得比较主要广泛的半导体器件。自从MOS发明并获得应用以来，其几何尺寸便一直在不断缩小，目前其特征尺寸（CD）已进入22nm范围。在此尺寸下，各种实际的和基本的限制和技术挑战开始出现，如3D硅通孔封装技术，其透过以垂直导通来整合晶圆堆栈的方式，以达到芯片间的电气互连，该技术让元件整合的方式进入到利用穿孔信道的区域数组式互连（Area array-like Interconnects）的新阶段，让不同的芯片或晶圆能够堆栈在一起，并实现更快的速度、更少的噪声，以及更强的功能，这将促使电子产品能实现创新性的应用。

而随着器件尺寸的进一步缩小，其制造工艺要求也经受着重大挑战。其中，在MOS晶体管器件和电路制备中，伴随着器件尺寸的缩小，如何在衬底上形成更小的通孔以适应各个电路以及各层电路之间的连接不断冲击着现有半导体制备技术。

在常规技术中，人们一直以来都是采用紫外（UV）曝光机光刻将图案转移到硬掩膜上，然后通过对硬掩膜的刻蚀来得到一定内径的通孔。但是随着器件尺寸的缩小，常规紫外曝光机已无法满足现在极小直径的通孔的硬掩膜图像的精确要求，直接进行光刻和一步刻蚀来得到所需要内径的通孔越来越困难。而能满足工艺需求的极紫外（EUV）曝光机价格及其昂贵，大大增加了半导体制备工艺的投入，增加了制造商的生产压力。

发明内容

本发明提供一种半导体通孔开设方法，从而克服了现有超大规模集成电路制备过程中，小直径通孔光刻、刻蚀难度高，成本投入大等问题。

本发明一种半导体通孔开设方法通过以下技术方案实现目的：

一种半导体通孔开设方法，其中，包括以下步骤：

步骤一：在所述半导体衬底上覆盖一层图形硬掩层，并通过光刻形成图形硬掩层中的图形开口；

步骤二：在所述图形硬掩膜层上方再次沉积一层硬掩膜材料层，硬掩膜材料层同时覆盖于图形硬掩膜层中的开口的侧壁和底部，从而在所述硬掩膜材料层以及图形硬掩膜层中形成新的图形开口；

步骤三：刻蚀除掉位于所述图形硬掩膜层的图形开口底部的硬掩膜材料层；并以步骤二中在所述硬掩膜材料层以及图形硬掩膜层中所形成的新的图形开口为掩膜，对衬底进行刻蚀，形成通孔； 

步骤四：去除覆盖于所述图形硬掩膜层上方的所述的硬掩膜材料层部分。

上述的半导体通孔开设方法，其中，所述图形硬掩膜层为单一覆盖层。

上述的半导体通孔开设方法，其中，所述图形硬掩膜层材料为氮化硅。

上述的半导体通孔开设方法，其中，在所述步骤二中，采用原子层淀积或者化学气相沉积的方法在所述图形硬掩膜层上方沉积一层硬掩膜材料层。

上述的半导体通孔开设方法，其中，所述原子层淀积或者化学气相沉积所形成的硬掩膜材料层材料采用为硬掩膜材料。

上述的半导体通孔开设方法，其中，本方法应用于MOS半导体制造工艺中。

上述的半导体通孔开设方法，其中，本方法应用于衬底开设直径为1~100nm，深度为1~1000nm的通孔开设工艺中。

采用本发明一种半导体通孔开设方法的优点在于：

本发明一种半导体通孔开设方法通过对带有硬掩膜图形的图形硬掩膜层进行保型覆盖的部分填充，从而得到更小尺寸的通孔硬掩膜图形，再将图形转移到半导体衬底上，从而得到更小内径的通孔，从而满足更小的通孔刻蚀的需要，其工艺过程简单，而且大大降低了工艺制备的成本投入。

附图说明

图1为本发明半导体通孔开设方法的工艺流程图，

图a为覆盖有开设图形开口的图形硬掩膜层的衬底结构示意图；

图b为覆盖有硬掩膜材料层的衬底结构示意图；

图c为完成通孔开设的衬底的结构示意图；

图d为除去覆盖于图形硬掩膜层上方的硬掩膜材料层部分的衬底结构示意图。