[发明专利]锁相环、采用该锁相环的显示器以及生成时钟的方法

说明书

技术领域

这里所描述的技术主要涉及显示器中的定时控制器和锁相环(PLL)，更具体地说，涉及一种接收输入时钟并生成时钟的锁相环、一种采用该锁相环的显示器和一种定时控制器采用该锁相环来生成时钟的方法。

背景技术

在显示器中，输入/输出信号具有宽带频率。特别地，根据所采用的驱动器集成电路(IC)的数量和该驱动器IC的信道数量，定时控制器与数据驱动器IC之间的内部接口需要支持多种运行速率。由于近来采用了一种具有千兆比特每秒(Gbps)或者更高运行速率的点对点高速率接口，比如微型低压差分信号(LVDS)接口，除多分支接口外，内部面板接口的信号的抖动特性逐渐变得重要起来。为了获取低抖动特性，所采用的时钟生成或恢复电路应该具有低抖动特性，并且压控振荡器(VCO)和采用VCO的PLL也应该具有低抖动特性。在环形振荡器的情况下，通过改变电流或电压摇摆的幅度来改变每个延迟单元(delay cell)的延迟，从而改变所述环形振荡器的频率。采用这种延迟单元的PLL对于低抖动锁相环是不合适的，因为该PLL对于电源电压非常敏感并且其VCO有很高的噪声。

通过调节固定电容器或变容二极管的值可以调整电感器/电容器(LC)VCO的输出频率，频率调整范围由可控电容器与寄生电容的比值来决定。这里，为了获取低抖动特性，和电容相连的开关等元件在向LC VCO提供大量电流时应该具有低电阻。在此过程中，寄生电容会增加，故而可控电容器与寄生电容的比值会变为通常调整范围的10％到40％。因此，为了获得一个具有所需的最高与最低频率比值为2或者更高的运行范围，也就是说，可控电容器与寄生电容的比值为100％或者更高，必须要有两个或者两个以上的LC VCO。

发明内容

本发明的实施方式提供了一种显示器的定时控制器采用锁相环(PLL)来生成时钟的方法和装置，所述PLL包括电感器/电容器(LC)压控振荡器(VCO)。

在一个实施方式中，提供了一种显示器。所述显示器包括：定时控制器，其被设置为采用PLL来生成第一时钟，将第一时钟插入数据中，并发送插入了第一时钟的数据；传输线，其被设置为传输插入了第一时钟的数据；和数据驱动器集成电路(IC)，其被设置为接收插入了第一时钟的数据，将第一时钟分从该数据中分离出来，并基于第一时钟和该数据来驱动液晶面板的数据线。这里，所述PLL包括：相位检测器，其被设置为生成与输入时钟和第一时钟的相位差相对应的DC误差；多个VCO；VCO选择器，其被设置为参考所述DC误差从所述多个VCO中选择频率运行范围包含第一时钟的频率的VCO，所述频率运行范围是指从所述VCO的最高谐振频率到最低谐振频率的范围；和与所选择的VCO相连的LC谐振电路，其包括多个固定电容器并且被设置为对所选择的VCO进行粗频率调谐。

在另外一个实施方式中，提供了一种接收输入时钟并生成第一时钟的PLL。所述PLL包括：多个VCO；VCO选择器，其被设置为从所述多个VCO中选择频率运行范围包括第一时钟的频率的VCO；LC谐振电路，其包括与所选择的VCO相连的多个固定电容器和变容二极管，被设置为对所选择的VCO进行粗频率调谐和微频率调谐并生成输出时钟。这里，所述VCO选择器将所述多个VCO中的第一VCO连接至所述LC谐振电路，并根据所述输出时钟的频率是否介于第一VCO的最高谐振频率与最低谐振频率之间来选择第一VCO作为频率运行范围包含第一时钟的频率的VCO。

在另外一个实施方式中，还提供了一种定时控制器采用PLL来生成时钟的方法。所述方法包括以下步骤：从多个VCO中选择频率运行范围包括所述时钟的频率的VCO；和将所选择的VCO连接至包括变容二极管和多个固定电容器的LC谐振电路310，并执行粗频率调谐和微频率调谐以生成所述时钟。这里，选择VCO的步骤包括：将所述多个VCO中的第一VCO连接至所述LC谐振电路；并且当所述时钟的频率介于第一VCO的最高谐振频率与最低谐振频率之间时，选择所述第一VCO。

提供该发明内容部分是为了以简化形式介绍选择的概念，该概念将在下面具体实施方式中进行进一步描述。发明内容部分不是旨在说明所要求保护主题的关键特征或必要特征，也不是旨在用来帮助限定所要求保护主题的范围。

附图说明

通过结合附图详细描述本发明的实施方式，本发明的上述与其他特征和优点相对本领域的技术人员就变得显而易见，其中：

图1是根据本发明实施方式的显示器的定时控制器与各个数据驱动器集成电路(IC)之间的接口的示意图；

图2是在图1中所示的定时控制器的框图；