[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请基于申请日为2010年9月9日的日本专利申请2010-202068号 并享有其优先权，在本文中通过参考包含该在先申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

在上下电极结构的功率MOSFET(MetalOxideSemiconductorField EffectTransistor：金属氧化物半导体场效应型晶体管)中，为了维持开关截 止时的元件耐压，将漂移层的杂质浓度和膜厚调整到规定范围。漂移层的 杂质浓度和膜厚被构成漂移层的半导体材料的物性界限所限制。因此，在 元件耐压和导通电阻之间产生折衷(tradeoff)的关系。

有一种MOSFET，在沟槽形的栅电极之下设置与源电极或栅电极电连 接的场板电极。通过在栅电极之下设置场板电极，能够抵消漂移层的杂质 产生的空间电荷，使漂移层中产生的电场接近于恒定。这样，能够不降低 元件耐压地提高漂移层的杂质浓度。结果，在具备场板电极的MOSFET中 能够降低导通电阻。

另一方面，在具备场板电极的MOSFET中进一步实现单元间距的微小 化，提高漂移层的杂质浓度，由此，沟道密度增加，漂移层的电阻有降低 的可能性。根据该方案，导通电阻有进一步降低的可能性。

但是，即使使单元间距微小化，若漂移层的杂质浓度变为规定值以上， 则载流子的杂质散乱的影响也会变大。因此，上述方案对导通电阻的降低 化而言是有限度的。

发明内容

本发明的实施方式提供一种导通电阻低的半导体装置。

实施方式的半导体装置，具备：第一导电型的漏极层；第一导电型的 漂移层，设置于上述漏极层之上；第二导电型的基极区，设置于上述漂移 层之上；第一导电型的源极区，选择性地设置于上述基极区的表面。实施 方式的半导体装置具备：第一栅电极，隔着第一绝缘膜设置于多个第一沟 槽内，该第一沟槽从上述源极区的表面贯通上述基极区而与上述漂移层接 触；场板电极，隔着第二绝缘膜在上述第一沟槽内设置于上述第一栅电极 之下；第二栅电极，隔着第三绝缘膜设置于第二沟槽内，该第二沟槽在上 述第一沟槽彼此之间从上述源极区的表面贯通上述基极区而与上述漂移层 接触。实施方式的半导体装置具备：漏电极，与上述漏极层连接；源电极， 与上述源极区和上述基极区连接。

根据本发明的实施方式，能够提供一种导通电阻低的半导体装置。

附图说明

图1是第一实施方式涉及的半导体装置的主要部分示意图，(a)是(b) 的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。

图2是比较例涉及的半导体装置的主要部分剖面示意图。

图3是说明单元间距与杂质浓度的关系的图表。

图4是说明漂移层的杂质浓度与迁移率的关系、以及漂移层的杂质浓 度与漂移层的电阻的关系的图表。

图5是说明单元间距与单元间距/漂移层宽度的关系的图表。

图6是说明单元间距与漂移层的电阻的关系的图表。

图7是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形 成漂移层的工序图，(b)是形成沟槽的工序图。

图8是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形 成场板绝缘膜的工序图，(b)是形成场板电极的工序图。

图9是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形 成掩膜的工序图，(b)是形成沟槽的工序图。

图10是说明半导体装置的制造过程的主要部分剖面示意图，(a)是回 蚀的工序图，(b)是形成栅极绝缘膜的工序图。

图11是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形 成栅电极的工序图，(b)是回蚀的工序图。

图12是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形 成基极区和源极区的工序图，(b)是形成层间绝缘膜、源电极和漏电极的 工序图。

图13是第二实施方式涉及的半导体装置的主要部分示意图，(a)是(b) 的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。

图14是第三实施方式涉及的半导体装置的主要部分示意图，(a)是主 要部分立体示意图，(b)是主要部分俯视示意图。