[发明专利]P型MOS存储单元

说明书

技术领域

本发明涉及存储器设计领域，更具体地说，涉及一种闪存存储器中使用的P型MOS存储单元。

背景技术

在存储器(尤其是闪存)的设计中，对组成存储器的存储单元的设计是一个很重要的环节；原因在于，存储单元的性能决定了存储器总体性能，并且存储单元的尺寸也觉得了存储器总体尺寸。

现有技术提出了一种如图1所示的P型存储单元的结构，该P型存储单元的结构具有尺寸较小的优点。其中，存储单元包括布置在衬底P-Sub中的N阱中的源极有源区S、中间有源区D*、漏极有源区D；并且在源极有源区S和中间有源区D*之间的区域的上部布置了浮栅极FG和控制栅极CG，在中间有源区D*和漏极有源区D之间的区域的上部布置了选择栅极SG，并且选择栅极SG与字线连接，而漏极有源区D与位线BL连接。

图2示出了在编程时选择了图1所示的P型存储单元的情况的示意图，在此状态下，字线和位线均被选择，图中从中间有源区D*至浮栅极FG的斜线箭头表示了通过能带隧穿感应热电子注入来进行编程的状态。其中，在控制栅极CG上施加了8V的正向电压+HV，在选择栅极SG上施加了-8V的负向电压-HV，在位线BL上施加了-6V的负向电压-HV。

图3示出了在编程时未选择图1所示的P型存储单元的情况的示意图。其中，在控制栅极CG上施加了8V的正向电压+HV，在选择栅极SG上施加了0V的电压，在位线BL上施加了-6V的负向电压-HV。

图4示出了对图1所示的P型存储单元进行电擦除的示意图。其中，在控制栅极CG上施加了-9V的负向电压-HV，在选择栅极SG上施加了10V的正向电压HV，在位线BL上施加了10V的正向电压HV，并且衬底和源极均接10V的正向电压HV。

图5示出了对图1所示的P型存储单元进行读取的示意图。其中，在控制栅极CG上施加了-1.3V的负向电压-HV，在选择栅极SG上施加了-1.5V的负向电压-HV，在位线BL上施加了-2V的负向电压-HV，并且衬底和源极均接10V的正向电压HV。

上文仅示例性地说明了现有技术的存储单元结构，实际上可以从网络连接http://www.chingistek.com/resource_center/docs/pFLASH％20Memory％20Architecture％20Advantage s％202003％2Epdf获得该P型存储单元的进一步的细节。

上述P型存储单元结构还是存在一些缺点，或者说需要改进的方面。具体地说，在存储单元的实际工作过程中，由于源极有源区D与位线BL接通，当位线BL上施加较大电压时，与位线BL相邻的选择栅极SG下的导电沟道会不期望地导通；为了避免这种扰动所带来的选择栅极SG下的导电沟道不期望地被导通，从而避免存储单元的失效或者误操作，通常需要将选择栅极SG下的栅极氧化层做得较厚，和/或增大选择栅极SG的长度以增大导电沟道的长度。这样，就不可避免地增大了存储单元的尺寸，而且上述干扰还会影响存储单元的性能。

发明内容

因此，本发明的一个目的是提供一种能够克服干扰并减小存储单元尺寸的P型存储单元结构。

根据本发明，提供了一种P型MOS存储单元包括：在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及布置在第二浮栅极上的第二控制栅极。

这样，位线不再与选择栅极相邻，而是与相叠的浮栅极和控制栅极相邻，并且消除了中间有源区；从而器件尺寸大大减小。而且，相叠的浮栅极和控制栅极下面的导电沟道不会像单个选择栅极下的导电沟道那样容易受到位线电压的影响，从而无需将栅极氧化层做的很厚，也无需与位线相邻的栅极下的导电沟道做得很长，从而进一步减小了尺寸，而且器件性能不会受到位线上的电压的影响。此外，由于左右两边的存储器件共用一个选择栅极，因此进一步减小了单元存储空间所需要的芯片面积。

在上述P型MOS存储单元中，第一浮栅极、第一控制栅极、选择栅极、第二浮栅极以及第二控制栅极布置在所述栅极有源区上方。

在上述P型MOS存储单元中，所述源极有源区与存储器的第一位线电连接。

在上述P型MOS存储单元中，所述漏极有源区与存储器的第二位线电连接。

在上述P型MOS存储单元中，所述第一控制栅极与存储器的第一字线电连接。

在上述P型MOS存储单元中，所述第二控制栅极与存储器的第二字线电连接。