[发明专利]用于测量在半导体芯片接合期间的静电放电(ESD)事件的量值的电路

说明书

相关申请案的交叉参考

本申请案主张沃雷(WORLEY)等人在2009年3月9日申请的标题为“用于测量半导体芯片接合的静电放电(ESD)事件的量值的电路(A Circuit For Measuring Magnitude Of Electrostatic Discharge(ESD)Events For Semiconductor Chip Bonding)”的第61/158,505号美国临时专利申请案的权益。

技术领域

本发明一般涉及集成电路(IC)。更具体来说，本发明涉及IC组装，且更具体来说，涉及测量经组装的IC中的静电放电(ESD)事件。

背景技术

静电放电(ESD)事件常见于日常生活中，且一些较大放电可由人类感官检测到。较小放电不被人类感官所注意到，因为放电强度与发生放电的表面积的比率非常小。

在过去数十年中，集成电路(IC)已以难以置信的速率缩小。举例来说，IC中的晶体管已缩小到32nm，且将可能继续缩小。随着晶体管在大小上缩小，在晶体管周围的支持组件通常也缩小。IC尺寸的缩小减少晶体管的ESD容限，由此增加集成电路对ESD应力的敏感度。

当处于第一电位的对象靠近或接触处于第二电位的对象时，发生ESD事件，从而导致单一放电事件。发生从第一对象到第二对象的电荷的快速转移，使得两个对象处于大致相等的电位。在具有较低电荷的对象为IC的情况下，所述放电试图找到经由IC到接地的具有最小电阻的路径。通常，此路径流过互连件。此路径的不能承受与放电相关联的能量的任何部分遭受损坏。

进行集成电路的制造的制造场地具有成熟且已实施的程序来防止在制造期间的ESD事件。举例来说，设计规则确保大电荷不会在制造期间聚积。常规上，ESD保护结构还建置于衬底中且连接到装置以用于保护。这些结构消耗衬底上相当大的面积(对于每一ESD缓冲器为数十到数百平方微米)，所述面积原本可用于有效电路。

进一步增进IC能力的一项最近研发为堆叠IC以形成3D结构或具有多个层的堆叠式IC。举例来说，可将高速缓冲存储器建置于微处理器的顶部上。所得堆叠式IC具有显著较高的装置密度，但还需要比个别IC显著复杂的制造方法。

对于堆叠式IC，制造商可在第一制造场地产生第一层IC，且在第二制造场地产生第二层IC。第三制造或组装场地可接着将所述层组装成堆叠式IC。当在第三制造场地处在裸片到裸片接合期间接合IC的层时，所述层可能经历ESD事件，因为每一层可能被充电到不同电位。在裸片到裸片接合期间的这些ESD事件的量值是未知的。此外，尚未实施用于处置堆叠式IC的标准程序。

结果，需要测量且记录在裸片到裸片接合期间的ESD事件的值，使得可开发适当的处置程序且可优化堆叠式IC上的ESD电路。

发明内容

根据本发明的一个方面，一种用于记录在半导体组装期间的ESD事件的量值的电路包括连接于第一电位与第二电位之间的分压器。所述分压器提供具有与所述第一电位和所述第二电位不同的离散电压电平的节点。所述电路还包括测量块，所述测量块耦合到所述节点且具有记录所述离散电压电平的记录器装置。

根据本发明的另一方面，一种测量在半导体组装期间的ESD事件的方法包括从第一测量块中的第一记录器装置读出第一电压。所述方法还包括从第二测量块中的第二记录器装置读出第二电压。所述方法进一步包括从所述第一电压和所述第二电压确定所述ESD事件的量值。

根据本发明的又一方面，一种用于测量集成电路中的ESD事件的电路包括用于将在所述ESD事件期间发生的电压划分成多个离散电压电平的装置。所述电路还包括用于记录离散电压电平的多个装置。每一记录装置耦合到所述划分装置且从所述划分装置接收电流。

前文已相当广泛地概述了本发明的特征和技术优势以便可更佳地理解随后的详细描述。下文将描述形成本发明的权利要求书的主题的额外特征和优势。所属领域的技术人员应了解，所揭示的概念和具体实施例可易于用作修改或设计用于实现本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，这些等效构造并不脱离如所附权利要求书中所陈述的本发明的技术。当结合附图考虑时，从以下描述将更佳地理解据信为本发明所特有的新颖特征(关于其组织和操作方法两者)以及其它目的和优势。然而，应明确理解，仅为说明和描述的目的而提供所述图中的每一者，且其并不意欲作为本发明的限制的定义。

附图说明